JPH0827736B2 - 二重化プロセッサシステム - Google Patents
二重化プロセッサシステムInfo
- Publication number
- JPH0827736B2 JPH0827736B2 JP63186612A JP18661288A JPH0827736B2 JP H0827736 B2 JPH0827736 B2 JP H0827736B2 JP 63186612 A JP63186612 A JP 63186612A JP 18661288 A JP18661288 A JP 18661288A JP H0827736 B2 JPH0827736 B2 JP H0827736B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- backboard
- control permission
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、二重化されたプロセッサと、これらの二重
化されたプロセッサを実装するバックボードとを有した
二重化プロセッサシステムに関し、更に詳しくは、二重
化されたプロセッサのどちら側を主系にするかを簡単に
決定できるようにした二重化プロセッサシステムに関す
る。
化されたプロセッサを実装するバックボードとを有した
二重化プロセッサシステムに関し、更に詳しくは、二重
化されたプロセッサのどちら側を主系にするかを簡単に
決定できるようにした二重化プロセッサシステムに関す
る。
（従来の技術） 第３図は、従来の二重化プロセッサシステムの構成を
示す概念図である。図において、PC1,PC2は二重化され
たプロセッサ、BBはこれらの二重化されたプロセッサPC
1、PC2が例えば、コネクタを介して実装されるバックボ
ードである。このシステムは、先に動作可能となったプ
ロセッサが主系となって、制御を実行し、他方のプロセ
ッサは従系となって、待機状態となるように構成されて
いる。
示す概念図である。図において、PC1,PC2は二重化され
たプロセッサ、BBはこれらの二重化されたプロセッサPC
1、PC2が例えば、コネクタを介して実装されるバックボ
ードである。このシステムは、先に動作可能となったプ
ロセッサが主系となって、制御を実行し、他方のプロセ
ッサは従系となって、待機状態となるように構成されて
いる。
即ち、各プロセッサPC1、PC2からは、自分が動作可能
となると、レディ信号RDY1、RDY2をアクティブとし、そ
の時バックボードBB上のリード線を介して相手側から伝
送された制御許可信号（IOCE1、IOCE2）がインアクティ
ブであると、ゲート（AG1,AG2）、ドライバー（DR1、DR
2）を経由して、自分自身を主系とする制御許可信号を
アクティブとするようにしている。
となると、レディ信号RDY1、RDY2をアクティブとし、そ
の時バックボードBB上のリード線を介して相手側から伝
送された制御許可信号（IOCE1、IOCE2）がインアクティ
ブであると、ゲート（AG1,AG2）、ドライバー（DR1、DR
2）を経由して、自分自身を主系とする制御許可信号を
アクティブとするようにしている。
これによって、先にレディ信号をアクティブにしたほ
うが、その制御許可信号をアクティブにでき、後からレ
ディ信号をアクティブしたほうは、相手側からの制御許
可信号が既にアクティブの為、自分自身の制御許可信号
をアクティブとすることはできず、従系となる。
うが、その制御許可信号をアクティブにでき、後からレ
ディ信号をアクティブしたほうは、相手側からの制御許
可信号が既にアクティブの為、自分自身の制御許可信号
をアクティブとすることはできず、従系となる。
（発明が解決しようとする問題点） このように構成される従来の二重化プロセッサシステ
ムにおいては、バックボードBB上のリード線を介して伝
送しあっている制御許可信号の経路に遅延が大きいと
（ゲート、ドライバーの伝播遅延、バックボードの静電
容量を原因とする）、２つのプロセッサが同時（自身の
制御許可信号をアクティブにしてから相手の制御許可信
号を出力するドライバーを閉じるまでの伝播時間より十
分小さい時間内）にレディ信号をアクティブにすると、
２つのプロセッサ側からの、制御許可信号が発振状態と
なって、レベルが固定されないという問題が発生する。
ムにおいては、バックボードBB上のリード線を介して伝
送しあっている制御許可信号の経路に遅延が大きいと
（ゲート、ドライバーの伝播遅延、バックボードの静電
容量を原因とする）、２つのプロセッサが同時（自身の
制御許可信号をアクティブにしてから相手の制御許可信
号を出力するドライバーを閉じるまでの伝播時間より十
分小さい時間内）にレディ信号をアクティブにすると、
２つのプロセッサ側からの、制御許可信号が発振状態と
なって、レベルが固定されないという問題が発生する。
この様な発振状態は、時間をある程度置けば自然にお
さまるが、一方のプロセッサが安定な主系動作になるま
でに時間がかかることとなる。
さまるが、一方のプロセッサが安定な主系動作になるま
でに時間がかかることとなる。
本発明は、この様な問題点に鑑みてなされたもので、
その目的は、二重化されたプロセッサのどちら側を主系
にするか決定するための二重化制御を、２つのプロセッ
サが競い合った場合でも、短時間で決定し、安定な動作
を行う二重化プロセッサシステムを実現することにあ
る。
その目的は、二重化されたプロセッサのどちら側を主系
にするか決定するための二重化制御を、２つのプロセッ
サが競い合った場合でも、短時間で決定し、安定な動作
を行う二重化プロセッサシステムを実現することにあ
る。
（問題点を解決するための手段） 前記した問題点を解決する本発明は、それぞれ自分自
身のレディ信号（RDY）と相手側からの制御許可信号に
応じて自分自身への制御許可信号（▲▼，▲
▼）を出力するドライバ−（DR）を備えた二
重化された第１、第２のプロセッサと、 これらの二重化された第１、第２のプロセッサが実装
され、一方を主系に他方を従系にするための制御許可信
号を互いに伝送するためのリード線が配列されたバック
ボードとからなる二重化プロセッサシステムであって、 前記二重化された第１、第２のプロセッサに、一端が
ドライバの出力端に接続され他端が前記バックボードか
らプロセッサの実装位置を示す一方がコモン、他方がオ
ープンの信号（▲▼、LOC2）が印加されるよう
にしたコンデンサをそれぞれ設け、 前記バックボードに第１、第２のプロセッサの一方を
主系に他方を従系にするための制御許可信号を互いに伝
送するための各リード線をそれぞれ所定の値の電圧にプ
ルアップする抵抗を設けて構成される。
身のレディ信号（RDY）と相手側からの制御許可信号に
応じて自分自身への制御許可信号（▲▼，▲
▼）を出力するドライバ−（DR）を備えた二
重化された第１、第２のプロセッサと、 これらの二重化された第１、第２のプロセッサが実装
され、一方を主系に他方を従系にするための制御許可信
号を互いに伝送するためのリード線が配列されたバック
ボードとからなる二重化プロセッサシステムであって、 前記二重化された第１、第２のプロセッサに、一端が
ドライバの出力端に接続され他端が前記バックボードか
らプロセッサの実装位置を示す一方がコモン、他方がオ
ープンの信号（▲▼、LOC2）が印加されるよう
にしたコンデンサをそれぞれ設け、 前記バックボードに第１、第２のプロセッサの一方を
主系に他方を従系にするための制御許可信号を互いに伝
送するための各リード線をそれぞれ所定の値の電圧にプ
ルアップする抵抗を設けて構成される。
（作用） ２つのプロセッサから同時にレディ信号が出力される
と、制御許可信号IOCE1、IOCE2がそれぞれ一旦はアクテ
ィブになるが、その後バックボードにおいて、ドライバ
ーの出力端がコンデンサを介してコモンに接続されてい
る側はCRの時定数で緩やかに立ち上がるのに対して、コ
ンデンサの他端がオープンになっている側は直ちに立ち
上がる。この差を利用して同時にレディ信号が出力され
た場合の競合を解消する。
と、制御許可信号IOCE1、IOCE2がそれぞれ一旦はアクテ
ィブになるが、その後バックボードにおいて、ドライバ
ーの出力端がコンデンサを介してコモンに接続されてい
る側はCRの時定数で緩やかに立ち上がるのに対して、コ
ンデンサの他端がオープンになっている側は直ちに立ち
上がる。この差を利用して同時にレディ信号が出力され
た場合の競合を解消する。
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示す構成ブロック図であ
る。図において、PC1,PC2は、二重化された第1,第２の
プロセッサで、それぞれ自分自身のレディ信号RDYと相
手側からの制御許可信号に応じて自分自身への制御許可
信号を（▲▼，▲▼）を出力する
ドライバー（DR1、DR2）を備えている。
る。図において、PC1,PC2は、二重化された第1,第２の
プロセッサで、それぞれ自分自身のレディ信号RDYと相
手側からの制御許可信号に応じて自分自身への制御許可
信号を（▲▼，▲▼）を出力する
ドライバー（DR1、DR2）を備えている。
BBはこれらの二重化された第１、第２のプロセッサPC
1、PC2が実装され、一方を主系に他方を従系にするため
の制御許可信号▲▼、▲▼を互い
に伝送するためのリード線L1、L2が配列されたバックボ
ードである。
1、PC2が実装され、一方を主系に他方を従系にするため
の制御許可信号▲▼、▲▼を互い
に伝送するためのリード線L1、L2が配列されたバックボ
ードである。
二重化された第１、第２のプロセッサPC1、PC2におい
て、AG1、AG2はそれぞれアンドゲートで、自分自身のレ
ディ信号（RDY1、RDY2）を入力すると共に、互いに相手
側からの制御許可信号（▲▼、▲
▼）を入力している。
て、AG1、AG2はそれぞれアンドゲートで、自分自身のレ
ディ信号（RDY1、RDY2）を入力すると共に、互いに相手
側からの制御許可信号（▲▼、▲
▼）を入力している。
C1、C2は二重化された第１、第２のプロセッサPC1、P
C2において、一端がドライバDR1、DR2の出力端に接続さ
れ他端が前記バックボードBBからプロセッサの実装位置
を示す信号（▲▼、LOC2）が印加されるように
したコンデンサである。ここで、プロセッサの実装位置
を示す信号の一方IOC1は、コモンに接続されたローレベ
ルの信号であり、他方IOC2は、オープン状態にあって、
ハイレベルの信号である。
C2において、一端がドライバDR1、DR2の出力端に接続さ
れ他端が前記バックボードBBからプロセッサの実装位置
を示す信号（▲▼、LOC2）が印加されるように
したコンデンサである。ここで、プロセッサの実装位置
を示す信号の一方IOC1は、コモンに接続されたローレベ
ルの信号であり、他方IOC2は、オープン状態にあって、
ハイレベルの信号である。
バックボードBBにおいて、R1、R2は、各リード線L1、
L2に一端が接続され、そのリード線の電位をそれぞれ所
定の値（例えば＋5V）の電圧にプルアップするための抵
抗である。
L2に一端が接続され、そのリード線の電位をそれぞれ所
定の値（例えば＋5V）の電圧にプルアップするための抵
抗である。
第１、第２のプロセッサにおいて、各ドライバ−DRの
出力信号は、自分自身を主系とするかどうかを決定する
ための制御許可信号▲▼、▲▼と
なり、自身のプロセッサに印加されると共に、相手側プ
ロセッサ側にバックボードBB上のリード線を介して伝送
される。
出力信号は、自分自身を主系とするかどうかを決定する
ための制御許可信号▲▼、▲▼と
なり、自身のプロセッサに印加されると共に、相手側プ
ロセッサ側にバックボードBB上のリード線を介して伝送
される。
このように構成した装置の動作を、通常の状態と、競
合動作とに分けて次に説明する。
合動作とに分けて次に説明する。
（通常動作；レディ信号RDY1がRDY2に先行してアクティ
ブになった場合） レディ信号RDY1及びレディ信号RDY2は、はじめ共にイ
ンアクティブであり、各プロセッサPC1、PC2側におい
て、アンドゲートAG1、AG2の出力はいずれもインアクテ
ィブである。
ブになった場合） レディ信号RDY1及びレディ信号RDY2は、はじめ共にイ
ンアクティブであり、各プロセッサPC1、PC2側におい
て、アンドゲートAG1、AG2の出力はいずれもインアクテ
ィブである。
この為に、はじめは各ドライバーDR1、DR2の出力▲
▼、▲▼は、共にインアクティブと
なっている。
▼、▲▼は、共にインアクティブと
なっている。
ここでレディ信号RDY1がRDY2に先行してアクティブ
（ハイレベル）になると、アンドゲートAG1の出力がハ
イレベルとなって、ドライバDR1が、制御許可信号▲
▼をアクティブ（ローレベル）にドライブす
る。
（ハイレベル）になると、アンドゲートAG1の出力がハ
イレベルとなって、ドライバDR1が、制御許可信号▲
▼をアクティブ（ローレベル）にドライブす
る。
その後、第２のプロセッサPC2側のレディ信号RDY2が
アクティブになるが、既に先行してアクティブとなって
いる制御許可信号▲▼によって、第２のプロ
セッサPC2側のアンドゲートAG2が閉じられているので、
その出力はアクティブとはならず、従ってプロセッサPC
2は従系として、待機状態となる。
アクティブになるが、既に先行してアクティブとなって
いる制御許可信号▲▼によって、第２のプロ
セッサPC2側のアンドゲートAG2が閉じられているので、
その出力はアクティブとはならず、従ってプロセッサPC
2は従系として、待機状態となる。
（通常動作；レディ信号RDY2がRDY1に先行してアクティ
ブになった場合） この場合も、前記したと同様の動作を行う。
ブになった場合） この場合も、前記したと同様の動作を行う。
（競合動作；レディ信号RDY1、RDY2がほぼ同時にアクテ
ィブとなった場合） この場合、制御許可信号▲▼、▲
▼の両方がインアクティブな状態から、ほぼ同時にレ
ディ信号RDY1、RDY2がアクティブとなると、２つの制御
許可信号▲▼、▲▼が一旦はアク
ティブになる。
ィブとなった場合） この場合、制御許可信号▲▼、▲
▼の両方がインアクティブな状態から、ほぼ同時にレ
ディ信号RDY1、RDY2がアクティブとなると、２つの制御
許可信号▲▼、▲▼が一旦はアク
ティブになる。
第２図は、この状態における２つの制御許可信号▲
▼、▲▼の様子を示す波形図であ
る。
▼、▲▼の様子を示す波形図であ
る。
一旦はアクティブとなった２つの制御許可信号▲
▼、▲▼は、それぞれバックボードBB
に設けられているリード線L1、L2を通って相手側プロセ
ッサのアンドゲートAG1、AG2に印加され、これらのアン
ドゲートが閉じられる。これによって、各ドライバーDR
1、DR2はその出力をそれぞれオープンにする。
▼、▲▼は、それぞれバックボードBB
に設けられているリード線L1、L2を通って相手側プロセ
ッサのアンドゲートAG1、AG2に印加され、これらのアン
ドゲートが閉じられる。これによって、各ドライバーDR
1、DR2はその出力をそれぞれオープンにする。
ここで２つの制御許可信号▲▼、▲
▼のうち、一方の制御許可信号▲▼を出
力するドライバーDR1の出力端は、コンデンサC1を介し
てコモンに接続されているので、制御許可信号▲
▼は（イ）に示すように、抵抗R1と、コンデンサC1
の値で決まる時定数で徐々に立ち上がる。これに対し
て、他方の制御許可信号▲▼は、（ロ）に示
すように、プルアップ抵抗R2によって速やかにハイレベ
ルになる。
▼のうち、一方の制御許可信号▲▼を出
力するドライバーDR1の出力端は、コンデンサC1を介し
てコモンに接続されているので、制御許可信号▲
▼は（イ）に示すように、抵抗R1と、コンデンサC1
の値で決まる時定数で徐々に立ち上がる。これに対し
て、他方の制御許可信号▲▼は、（ロ）に示
すように、プルアップ抵抗R2によって速やかにハイレベ
ルになる。
制御許可信号▲▼が立ち上がって、再度ア
ンドゲートAG1の出力をアクティブにし、制御許可信号
▲▼をアクティブにするまでの間、制御許可
信号▲▼の立ち上がりが緩やかで、アンドゲ
ートAG2のスレッショールドレベルVthを越えないように
抵抗とコンデンサとの値を選定しておくことにより、ア
ンドゲートAG2は閉じられたままで、制御許可信号▲
▼は以後アクティブにならず、競合は解消され
る。
ンドゲートAG1の出力をアクティブにし、制御許可信号
▲▼をアクティブにするまでの間、制御許可
信号▲▼の立ち上がりが緩やかで、アンドゲ
ートAG2のスレッショールドレベルVthを越えないように
抵抗とコンデンサとの値を選定しておくことにより、ア
ンドゲートAG2は閉じられたままで、制御許可信号▲
▼は以後アクティブにならず、競合は解消され
る。
この様な動作により、レディ信号RDY1、RDY2がほぼ同
時にアクティブとなった場合、プロセッサの実装位置を
示す信号LOCのレベルの相違によって、この場合には第
１のプロセッサPC1側が主系となるように動作する。
時にアクティブとなった場合、プロセッサの実装位置を
示す信号LOCのレベルの相違によって、この場合には第
１のプロセッサPC1側が主系となるように動作する。
なお、上記の説明では、第１のプロセッサPC1を主系
とした場合について説明したが、第２のプロセッサPC2
を主系とする場合は、実装位置を示す信号LOCのレベル
を変更することで容易に変えることができる。
とした場合について説明したが、第２のプロセッサPC2
を主系とする場合は、実装位置を示す信号LOCのレベル
を変更することで容易に変えることができる。
（発明の効果） 以上詳述に説明したように、本発明によれば次に述べ
るような特長のある二重化プロセッサシステムが簡単な
構成で実現できる。
るような特長のある二重化プロセッサシステムが簡単な
構成で実現できる。
（ａ）どちらのプロセッサを主系として動作させるかの
決定を短い時間で行うことができる。
決定を短い時間で行うことができる。
（ｂ）各プロセッサはそれぞれレディ信号を出力した後
に、入力される制御許可信号のレベルを判断するが、そ
の待ち時間を短くできる。
に、入力される制御許可信号のレベルを判断するが、そ
の待ち時間を短くできる。
（ｃ）二重化されたプロセッサは、その実装位置によっ
て非対称の動作を行うが、その動作の設定をバックボー
ドから行うことが可能であり、従って２つのプロセッサ
は同一構成のものを用いることができる。
て非対称の動作を行うが、その動作の設定をバックボー
ドから行うことが可能であり、従って２つのプロセッサ
は同一構成のものを用いることができる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は動作の一例を示す動作波形図、第３図は従来の二重
化プロセッサシステムの構成概念図である。 PC1…第１のプロセッサ PC2…第２のプロセッサ BB…バックボード AG1、AG2…アンドゲート DR1、DR2…ドライバー C1、C2…コンデンサ R1、R2…抵抗
図は動作の一例を示す動作波形図、第３図は従来の二重
化プロセッサシステムの構成概念図である。 PC1…第１のプロセッサ PC2…第２のプロセッサ BB…バックボード AG1、AG2…アンドゲート DR1、DR2…ドライバー C1、C2…コンデンサ R1、R2…抵抗
Claims (1)
- 【請求項１】それぞれ自分自身のレディ信号と相手側か
らの制御許可信号に応じて自分自身への制御許可信号を
出力するドライバー（DR）を備えた二重化された第1,第
２のプロセッサ（PC1,PC2）と、これらの二重化された
第1,第２のプロセッサが実装され、一方を主系に他方を
従系にするための制御許可信号を互いに伝送するための
リード線（L1,L2）が配列されたバックボード（BB）と
からなる二重化プロセッサシステムであって、 前記二重化された第1,第２のプロセッサに、 一端がドライバの出力端に接続され他端が前記バックボ
ードからプロセッサの実装位置を示す信号が印加される
ようにしたコンデンサ（C1,C2）をそれぞれ設け、 前記バックボードに、第1,第２のプロセッサの一方を主
系に他方を従系にするための制御許可信号を互いに伝送
する各リード線をそれぞれ所定の電圧にプルアップする
抵抗（R1,R2）を設け、 バックボードにおいて、一方のコンデンサの他端をコモ
ンに接続し、他方のコンデンサの他端をオープンとする
ことにより、前記実装位置を示す信号を作るようにした
ことを特徴とする二重化プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186612A JPH0827736B2 (ja) | 1988-07-26 | 1988-07-26 | 二重化プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186612A JPH0827736B2 (ja) | 1988-07-26 | 1988-07-26 | 二重化プロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0236429A JPH0236429A (ja) | 1990-02-06 |
| JPH0827736B2 true JPH0827736B2 (ja) | 1996-03-21 |
Family
ID=16191622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186612A Expired - Lifetime JPH0827736B2 (ja) | 1988-07-26 | 1988-07-26 | 二重化プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827736B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7290170B2 (en) | 2004-04-07 | 2007-10-30 | International Business Machines Corporation | Arbitration method and system for redundant controllers, with output interlock and automatic switching capabilities |
| JP6468603B2 (ja) * | 2016-01-12 | 2019-02-13 | Ｎｅｃプラットフォームズ株式会社 | クロック系切り替え制御回路およびネットワーク装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219626A (ja) * | 1982-06-15 | 1983-12-21 | Yokogawa Hokushin Electric Corp | 冗長化出力回路 |
| JPS607547A (ja) * | 1983-06-28 | 1985-01-16 | Nec Corp | マイクロコンピユ−タシステム二重化方式 |
| JPS62173538A (ja) * | 1986-01-27 | 1987-07-30 | Fujitsu Ltd | 現用予備決定方式 |
-
1988
- 1988-07-26 JP JP63186612A patent/JPH0827736B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236429A (ja) | 1990-02-06 |
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