JPH0828657B2

JPH0828657B2 - アップダウンカウンタ装置

Info

Publication number: JPH0828657B2
Application number: JP1561190A
Authority: JP
Inventors: 昭彦脇本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-24
Filing date: 1990-01-24
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: JPH03219723A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はマイクロコンピュータ等の半導体装置にお
けるカウント機能を実現するアップダウンカウンタ装置
に関するものである。

〔従来の技術〕

第２図は従来のアップダウンカウンタ装置（２相処理
カウンタ装置）の構成を示すものである。A,Bはカウン
タに入力される位相差のあるパルス入力である。１はカ
ウンタで、アップカウントするかダウンカウントするか
を制御できるUD入力を備えている。２はAND回路で、パ
ルス入力信号Ａとカウントクロック発生回路４の出力ａ
が入力され、AND回路２の出力ｂは、カウンタ１のクロ
ック入力信号Ｔとなり、カウンタ１へ入力される。カウ
ンタ１はAND回路２の出力をカウントする。４は入力パ
ルス信号Ｂと、アップダウン制御回路５の出力ｃによっ
て、クロックａを発生するカウントクロック発生回路で
ある。５はアップダウン制御回路で、パルス信号ＡとＢ
を入力してアップダウン制御信号ｄを出力し、また、カ
ウントクロック発生回路４に入力する信号ｃを出力す
る。

パルス入力信号A,Bは位相のずれたもので、第２図に
示すように、ＡよりＢが位相が遅れているものとして説
明する。このカウンタ１の動作は、パルスＡが“L"から
“H"に立ち上がった後に、パルスＢの“L"から“H"への
立ち上がりが入力されると、アップカウントし、パルス
Ａが“L"から“H"に立ち上がった後に、パルスＢの“H"
から“L"の立ち下がりが入力されると、ダウンカウント
する動作をする。

まず、Ａに“L"から“H"の立ち上がりが入力され、ア
ップダウン制御回路５に入力されると、Ａの“L"から
“H"の立ち上がりエッジでＢのレベルを取り込み、その
レベルの反転をｄに出力する。Ａが“L"レベルの間は、
Ｂの信号の反転信号をｄに出力する。カウントクロック
発生回路４では、Ａの“L"から“H"の立ち上がりが来た
後に、Ｂの“L"から“H"への立ち上がりが来たことを検
出し、そのＢの“L"から“H"の立ち上がりが来た時点か
ら、Ａが“H"の間に、Ｂのレベルが“H"で変わらなけれ
ば、Ａが“H"の間はａから“L"レベルのパルスを出力す
る。Ａが“L"レベルの間は出力ａは“H"レベルを出力す
る。

次に、カウンタ１へ入力するクロックｂは、Ａとａが
“H"の時に“H"のパルスとなり、カウンタ１へ入力され
る。カウンタ１は、アップダウン制御信号ｄが“H"のと
き、クロックｂの立ち下がりが入力された時、アップカ
ウントするとすれば、第２図の波形で示すように、Ｂの
ｘのエッジでカウントクロックｂに立ち下がりエッジが
発生し、ｄは“H"レベルであるため、ｘのエッジでアッ
プカウントする。このようなＡとＢのパルス入力の関係
であれば、常に、Ｂの立ち上がりエッジでアップカウン
ト動作を行う。

〔発明が解決しようとする課題〕

従来の技術は、Ａのパルスの立ち上がりを見て、その
後のＢの立ち上がりを検出し、その立ち上がりエッジ部
で、カウンタ１のカウント有効エッジ（ここではｂの立
ち下がりエッジ）を発生させていたため、Ａが“H"レベ
ルの間に、一度“L"から“H"に立ち上がったパルスＢが
“H"から“L"に立ち下がった時、その立ち下がりエッジ
でカウンタ１のカウント有効エッジを発生することはで
きなかった。

たとえば、Ｂのｙの立ち上がりエッジでは、ｘの立ち
上がりエッジと同じように、カウンタ１の有効エッジが
発生し、またアップダウン制御信号ｄがカウンタ１の有
効エッジが発生するまでは“H"レベルを保つようにして
いるため、ｙのエッジでｘのエッジと同様、アップカウ
ントする。これはＡが立ち上がった後の、立ち上がりエ
ッジでアップカウントする動作としては問題はない。し
かし、Ａが“H"レベルの間に、ＡとＢの位相関係が正反
対になる場合を考えると、たとえばｚのエッジのよう
に、Ｂが、Ａが“H"の間に一度立ち上がった後に、“H"
から“L"に立ち下がった場合、カウントクロック発生回
路４の出力ａは、Ａが“L"に立ち下がる前に、“H"に立
ち上がるようになっていた。つまり第２図に示すよう
に、カウントクロックｂの、パルスＢのｚに対応する立
ち下がりエッジ点では、カウント有効エッジが発生しな
いので、カウンタ値は変わらない。そのため従来の構成
では、第２図のＥの時点で、ＡとＢのパルス入力の位相
が反転した場合、Ｅ点まではアップカウント、Ｅ点以降
はダウンカウントするところが、Ａが“H"の間にＢの立
ち下がりエッジが来たにもかかわらずそのエッジをダウ
ンカウントできなかったので、有効なカウントエッジ数
とカウント値との間にずれを生じるという問題があっ
た。

この発明は上記のような問題点を解消するためになさ
れたもので、第２図でいう、パルス入力Ｂのｚの立ち下
がりエッジにおいてもカウンタの有効エッジを発生さ
せ、さらに、この時のカウンタのアップダウンの制御信
号をダウンカウントになるようにすることにより、パル
スＡとＢの位相関係が第２図のように、Ｅ点で正反対に
なった場合は、パルスＢの立ち下がりの有効エッジに対
するカウンタへのカウントクロックパルスを発生させ、
パルスＢのカウント有効エッジ数とカウンタのカウント
値にずれを生じないアップダウンカウンタ装置を得るこ
とを目的としている。

〔課題を解決するための手段〕

この発明にかかるアップダウンカウンタ装置は、従来
の基本的な考え方は、パルスＡの立ち上がりが来た後の
パルスＢの立ち上がりを有効なものとしていたのに対
し、パルスＢの立ち上がりエッジ，立ち下がりエッジの
両エッジについて対応したカウントクロック源を発生さ
せておいて、さらにそのカウントクロック源の中でカウ
ント有効クロックを選択するようにするとともに、選択
したカウント有効クロックに対するアップダウン制御信
号をパルス入力Ｂを用いて求めるというカウンタ動作を
行うようにしたものである。

〔作用〕

この発明においては、カウントクロックは、パルス入
力信号Ｂの立ち上がりエッジ，立ち下がりエッジの両エ
ッジから選択するようにしているので、パルス入力信号
ＡとＢの位相が正反対に逆転する時点においても、パル
ス入力信号Ｂのエッジをカウントクロックの有効クロッ
クにさせることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図において、１はカウンタで、アップカウントす
るか、ダウンカウントするかを制御できるUD入力を備え
ている。２はAND回路で、パルス入力信号Ｂの立ち上が
りエッジ，立ち下がりエッジを検出し、そのエッジでパ
ルスを発生させるエッジパルス発生回路３の出力ａと、
もう一方のパルス入力信号Ａとが入力され、そのAND2の
出力ｂはカウンタ１のカウント入力Ｔに接続される。３
は両エッジパルス発生回路で、パルス入力信号Ｂの両エ
ッジを検出し、出力ａにパルスを出力する。パルス入力
信号Ｂはカウンタ１のアップカウント，ダウンカウント
を決めるUD入力に接続されている。

パルス入力信号A,Bは位相のずれたもので、第１図に
示すように、ＡよりＢが位相が遅れているものとして説
明する。このカウンタ１の動作は、パルスＡが“H"の間
に、パルスＢの“L"から“H"の立ち上がりが入力される
と、アップカンウトし、“H"から“L"の立ち下がりが入
力されるとダウンカウントする動作をする。

まず、Ａが“H"の間にＢが“L"から“H"の立ち上がり
エッジ（ｘ）が入力されると、エッジパルス発生回路３
から第１図（ｂ）のａのようなパルスが発生する。こ
のパルスはAND回路２に入力される。このとき、パル
ス入力信号Ａは“H"レベルであるため、AND回路２の出
力ｂはパルスがそのまま出力され、カウンタ１のカウ
ントクロックとして入力される。カウンタ１はUD入力が
“H"レベルのときアップカウント、“L"レベルのときダ
ウンカウントとすると、今ａのパルスに対応したｂの
パルスがカウンタ１に入力された時、UDにはパルス入力
信号Ｂの“H"レベルが入力されているので、カウンタ１
がカウントクロック入力信号Ｔの立ち下がりエッジをカ
ウント有効エッジとすれば、パルスの立ち下がりでア
ップカウントする。

次にＡが“L"が立ち下がってからＢが立ち下がった時
には、エッジパルス発生回路３の出力ａにはパルスは発
生するが、AND2でＡが“L"であるため、AND出力ｂには
ａのパルスは出力されず、“L"レベルのまま、カウンタ
への入力はない。

続いて、再びＡが立ち上がって“H"レベルの間にＢか
ら“L"から“H"の立ち上がりエッジｙが入力されると、
エッジｘと同様な考え方から、カウンタ１へクロック入
力が与えられる。また、このときもUDはＢが入力されて
いるため“H"レベルであり、エッジｙに対応して、カウ
ンタ１はアップカウントする。

さて、このＡが“H"の間に、Ｂが一度立ち上がりエッ
ジｙの後に、立ち下がりエッジｚが来た場合、同じくエ
ッジパルス発生回路３からパルスがａに出力され、AN
D回路２に入力される。この時Ａは“H"であるため、AND
回路２の出力ｂはａのパルスがそのまま出力され、カ
ウンタ１のクロック入力となる。また、この時、UDは信
号Ｂであるから“L"レベルとなり、カウンタ１は、エッ
ジｚをダウンカウントすることになる。

従って、パルスＡが“H"の間に、パルスＢの立ち上が
り，立ち下がりの両エッジが来ると、カウンタはアップ
カウントとダウンカウントとを行うので、その間のカウ
ント結果は、エッジｘをカウントした時と同じ値にな
る。そのためＡとＢの位相が逆転した直後から、パルス
Ａの“H"の間に入力されたパルスＢの立ち下がりエッジ
をダウンカウントできるようになり、カウンタの値が有
効エッジに対応して連続的な値となるようになった。

なお、上記実施例では、カウンタ１は、UDが“H"のと
きアップカウント、“L"のときダウンカウントとした
が、その極性は反対であってもよい。また、カウンタ１
のカウント有効エッジを立ち下がりとしたが、立ち上が
りと考えても同様の効果が得られる。またAND回路２は
同様な論理が取れれば他の回路でもよい。上記説明で
は、Ａが立ち上がった後、Ｂが遅れて立ち上がる位相を
例にとったが、Ｂが進んでいる位相から考えても全く同
様な考え方が成り立つ。

またＡの“H"の間でＢの立ち上がり，立ち下がりエッ
ジが１つずつ来た場合を考えたが、その両エッジの対は
何度入っても同様の効果が得られる。さらに、Ｂの立ち
上がり，立ち下がりの入る順が、立ち下がり，立ち上が
りの順であってもよい。また、Ａが“H"のときのＢの立
ち上がり，立ち下がりと説明したが、Ａが“L"のときの
Ｂの立ち上がり，立ち下がりとしても、極性が変わるだ
けで、上記と同様の効果が得られる。

〔発明の効果〕

以上のように、この発明によれば、基準となるパルス
信号Ａに対し、位相のずれた一方のパルスＢの立ち上が
り，立ち下がりの両エッジを検出してパルスを発生さ
せ、その発生させたパルスをパルス信号Ａによりカウン
タへの有効クロックとして選択するようにするととも
に、パルスＢを用いてカウンタのアップカウント，ダウ
ンカウントを制御するようにしたので、ＡとＢのパルス
の位相関係が逆になっても、カウンタはそのカウント有
効パルスを位相に従って正しくカウントでき、パルスＢ
のカウント有効エッジ数とカウンタのカウント値にずれ
を生じないアップダウンカウンタ装置が得られる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例による２相処理カウンタ装
置を示す図、第２図は従来の２相処理カウンタ装置を示
す図である。１はカウンタ、２はAND回路、３は両エッジパルス発生
回路、４はカウントクロック発生回路、５はアップダウ
ン制御回路である。なお図中同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】第１のパルス入力信号を基準とし、その基
準信号に対し位相差のある第２のパルス信号を入力する
アップダウンカウンタ装置において、カウンタは第２のパルス信号によりアップカウントする
かダウンカウントするかを判別する入力を備え、上記第２のパルス信号の立ち上がり、立ち下がりの両エ
ッジでパルスを発生させる両エッジパルス発生回路と、該両エッジパルス発生回路で発生したエッジパルスのう
ち、カウント有効クロックを第１のパルスにより選択
し、その出力のエッジパルスを上記カウンタへのカウン
トクロック入力とする論理回路とを備えたことを特徴と
するアップダウンカウンタ装置。