JPH08288802A - 周波数逓倍回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 倍数に関わらずに入力信号の周波数を逓倍す
ることのできる周波数逓倍回路を提供する。 【構成】 周波数倍率を選択可能なセレクタ部５と、入
力信号から三角波信号を出力する積分回路１と、三角波
信号のピーク電圧をホールドするピークホールド回路２
１，２２と、セレクタ部５で選択された数にて最大ピー
ク電圧と最小ピーク電圧との間を等分割する電圧値を出
力する分圧回路２と、分圧回路２より出力される各電圧
値と三角波信号との比較をそれぞれ行い、比較結果を矩
形波信号として出力する電圧比較回路３と、電圧比較回
路２つに対して１つ設けられ、対応する電圧比較回路３
が出力する矩形波信号の排他的論理和を出力する第１の
排他的論理和回路と、第１の排他的論理和回路のそれぞ
れの出力を入力する論理和回路と、論理和回路出力と入
力信号とを入力する第２の排他的論理和回路とを備える
信号発生回路４と、を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力周波数を逓倍出力
する周波数逓倍回路に関するものである。

【０００２】

【従来の技術】従来の周波数逓倍回路としては、アナロ
グ入力周波数に対応して任意に分割した逓倍パルスを出
力するものがあり、例えば、特開昭６０−２５３３１７
号公報に開示されたものがある。

【０００３】図７は上記公報に開示された周波数逓倍回
路の構成を示すブロック図であり、図９は、図７に示し
た従来例の周波数倍率３の場合の動作を示すタイムチャ
ートである。

【０００４】入力周波数の半サイクル毎にリセットパル
スＣとＦ／Ｖ変換パルスＣ´を出力するパルス変換回路
１′があり、リセットパルスＣは積分回路２′に、ま
た、Ｆ／Ｖ変換パルスＣ´はＦ／Ｖ変換回路３′に各々
入力される。積分回路２′は、リセットパルスＣにより
半サイクル毎にリセットされ、鋸波Ｄを出力するもので
あり、その鋸波出力Ｄの傾きは、Ｆ／Ｖ変換回路３の出
力電圧Ｄ´に応じた値となり、従って、Ｆ／Ｖ変換回路
３′は、入力信号Ａの周波数に比例した積分回路２′の
充電電流を得るために必要な出力電圧Ｄ´を積分回路
２′に与え、鋸波Ｄのピーク電圧値を入力信号Ａの周波
数変動に対して比例させる制御を行うものである。

【０００５】上記の様に制御された鋸波出力Ｄは、ピー
クホールド分圧回路４′及び一群の比較回路からなる電
圧比較回路５′にそれぞれ加えられる。ピークホールド
分圧回路４′は、積分回路２′からの鋸出力Ｄのピーク
電圧を所望の逓倍周波数に応じてｎ分割する機能を備
え、周期毎にD/n、2D/n、・・・(n-1)D/nの各基準電圧E1′,E
2′,E3′・・・を電圧比較回路５′に与えるものである。

【０００６】電圧比較回路５′は、図８にその一部を示
すとおり、ピークホールド分圧回路４′の分割数ｎに対
応してn-1個設けられる（本従来例の場合には３個）比
較回路５Ａ、５Ｂ、５Ｃ、・・・で、構成されており、
図８に示すように、各比較回路には、積分回路２′の鋸
波出力Ｄとピークホールド分圧回路の基準電圧が与えら
れるとともに、比較回路５Ｃの出力パルスＦ３は比較回
路５Ｂに加えられ、比較回路５Ｂの出力パルスＦ２は最
終段の比較回路５Ａに加えられる。こうして、入力信号
の偶数倍の周波数の出力信号を生成する周波数逓倍回路
であった。

【０００７】

【発明が解決しようとする課題】前記の従来の周波数逓
倍回路では、入力信号の半サイクル毎のリセットパルス
により発生した鋸波と、その鋸波のピーク電圧を分圧し
た基準電圧とを比較して得られたパルスを図８に示す電
圧比較回路の構成を拡張することによって、入力信号の
周波数の数倍の周波数の信号を得る構成であることか
ら、入力信号の周波数の奇数倍の周波数の信号は、出力
できないという問題点がある。

【０００８】これは、逓倍の基準となる鋸波が入力信号
の半サイクル毎にリセットされるものであり、１サイク
ル中には同じ形状の２つの鋸波が生成されるためであ
る。各鋸波と基準電圧を比較することにより生成される
信号は等しいものとなるため、その出力は、半サイクル
単位毎に同じ波形となり、当然ながら図８の構成では入
力信号の奇数倍の周波数の信号を出力することはできな
い。

【０００９】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、倍数に関わら
ずに入力信号の周波数を逓倍することのできる周波数逓
倍回路を実現することを目的とする。

【００１０】

【課題を解決するための手段】本発明の周波数逓倍回路
は、矩形信号を入力信号とする周波数逓倍回路におい
て、入力信号に対する任意の周波数倍率を選択可能なセ
レクタ部と、入力信号から三角波信号を出力する積分回
路と、前記三角波信号の最大ピーク電圧および最小ピー
ク電圧をホールドするピークホールド回路と、前記セレ
クタ部で選択された数にて前記最大ピーク電圧と最小ピ
ーク電圧との間を等分割する電圧値を出力する分圧回路
と、前記分圧回路より出力される各電圧値と前記三角波
信号との比較をそれぞれ行い、比較結果を矩形波信号と
して出力する電圧比較回路と、前記電圧比較回路２つに
対して１つ設けられ、対応する電圧比較回路が出力する
矩形波信号の排他的論理和を出力する第１の排他的論理
和回路と、第１の排他的論理和回路のそれぞれの出力を
入力する論理和回路と、該論理和回路出力と前記入力信
号とを入力する第２の排他的論理和回路とを備える信号
発生回路と、を有することを特徴とする。

【００１１】本発明の他の形態による周波数逓倍回路
は、入力信号を矩形信号に成形する信号成形回路と、信
号成形回路出力に対する任意の周波数倍率を選択可能な
セレクタ部と、信号成形回路出力から三角波信号を出力
する積分回路と、前記三角波信号の最大ピーク電圧およ
び最小ピーク電圧をホールドするピークホールド回路
と、前記セレクタ部で選択された数にて前記最大ピーク
電圧と最小ピーク電圧との間を等分割する電圧値を出力
する分圧回路と、前記分圧回路より出力される各電圧値
と前記三角波信号との比較をそれぞれ行い、比較結果を
矩形波信号として出力する電圧比較回路と、前記電圧比
較回路２つに対して１つ設けられ、対応する電圧比較回
路が出力する矩形波信号の排他的論理和を出力する第１
の排他的論理和回路と、第１の排他的論理和回路のそれ
ぞれの出力を入力する論理和回路と、該論理和回路出力
と前記信号成形回路出力とを入力する第２の排他的論理
和回路とを備える信号発生回路と、を有することを特徴
とする。

【００１２】

【作用】本発明においては、矩形の入力信号により、ま
たは、入力信号を成形した矩形信号により三角波を生成
する。該三角波は、電圧比較回路により周波数倍率に応
じた分圧回路出力と比較される。

【００１３】電圧比較回路は分圧回路出力のそれぞれに
対して比較を行うが、この比較結果は、比較を行う電圧
の低い順に除々に幅の広がったものとなり、この幅の差
分は、等分割した電圧に応じた等しいものとなる。

【００１４】次に、上記のような形態の比較結果につい
て、２つずつ排他的論理和をとることにより、等分割し
た電圧幅の矩形パルスが作成される。

【００１５】次に、上記の矩形パルスについて論理和が
とられるが、このときの論理和波形は、三角波に基づい
て作成されることから、半サイクル中心の立ち上がりも
しくは立ち下がりを中心とした対称形であり、かつ、各
半サイクル内では矩形パルスが連続しないものとなる。

【００１６】本発明では、上記の論理和波形を三角波を
生成する基となる矩形の入力信号、または、入力信号を
成形した矩形信号と排他的論理和をとるので、１サイク
ル内で矩形パルスが連続しないものとなり、矩形の入力
信号、または、入力信号を成形した矩形信号を周波数倍
率に逓倍したものとなる。

【００１７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の構成を示すブ
ロック図である。セレクタ部５は入力信号１１に対する
周波数倍率ｎを任意に選択するものである。積分回路１
は、矩形信号である入力信号１１から三角波信号１２を
出力する。分圧回路２は、三角波信号１２のピーク電圧
をホールドする部分と、直列に接続した抵抗によりホー
ルドしたピーク電圧を分圧する部分からなる。電圧比較
回路３は、三角波信号１２と出力信号１３の各電圧値を
比較して２値化したパルス１４を出力する。信号発生回
路４は、パルス１４と入力信号１１を組み合わせて前記
セレクタ部５により選択された周波数倍率に合った信号
１５を出力する。

【００１８】図２は、周波数倍率が２〜ｎとしたときの
図１に示した実施例における分圧回路２と電圧比較回路
３の構成を示すブロック図であり、図３は信号発生回路
４の構成を示すブロック図である。

【００１９】分圧回路２は三角波信号１２の最大ピーク
電圧ＶMAXをホールドする最大ピークホールド回路２１
と、最小ピーク電圧ＶMINをホールドする最小ピークホ
ールド回路２２と、直列に接続された抵抗Ｒ1〜Ｒn+1
と、三角波信号１２のピーク電圧を分圧するピーク電圧
分圧回路２３とセレクタ部５で選択された周波数倍率ｎ
により最大ピークホールド回路２２の出力信号と各抵抗
との接続を変化させる機能を備えた選択部２４で構成さ
れる。

【００２０】選択回路２４は、最大ピークホールド回路
２１の出力端子との接続先が抵抗Ｒn、Ｒn+1の接続点と
なるように変化する。これにより、セレクタ部の任意の
周波数倍率nの変化に対応して、最大ピーク電圧ＶMAXと
最小ピーク電圧ＶMINをｎ分割した信号１３である分割
電圧（分割電圧Ｅ1=ＶMIN+(ＶMAX-ＶMIN)/n、Ｅ2=ＶMIN
+2*(ＶMAX-ＶMIN)/n、・・・・・・Ｅn-1=ＶMIN＋(n-1)*（ＶM
AX−ＶMIN）/n、Ｅｎ＝ＶMAX）を電圧比較回路３に与え
るものである。

【００２１】電圧比較回路３は、ｎ個のコンパレータ２
０1〜２０nからなるもので、積分回路１からの三角波信
号１２が各コンパレータに共通に与えられ、分圧回路２
の出力信号１３（分割電圧Ｅ1、Ｅ2、Ｅ3・・・・・・Ｅn-1、
Ｅn）が個別に与えられており、各コンパレータでは入
力電圧をそれぞれ比較し、２値化して矩形波信号１４
｛１”、２”、・・・（n-1）”｝と電圧がＬレベルの
ｎ”を出力する。

【００２２】図３に示す信号発生回路４は、入力信号１
１と電圧比較回路３からの出力パルス１４｛１”、
２”、・・・(n-1）”、n”｝を２つ１組として順に入
力する複数の排他的論理和回路と、各排他的論理和回路
出力を入力するＯＲ回路３１とが組み合わされ、さら
に、ＯＲ回路３１出力と入力信号１１とを入力する排他
的論理和が設けられており、これらの各回路によって、
セレクタ部５で選択された周波数倍率（２〜ｎ）の信号
１５を発生する。

【００２３】次に、上記のように構成される本実施例の
回路動作について具体例を用いて説明する。

【００２４】図４は本実施例における周波数倍率を２〜
４まで選択できる場合の分圧回路２と電圧比較回路３と
信号波発生回路４のブロック図である。図２に示したピ
ーク電圧分圧回路２３としては、抵抗値の等しい抵抗が
直列に５個（Ｒ1〜Ｒ5）接続されている。いま、セレク
タ部５で周波数倍率３が選択された場合を考えてみる
と、選択回路２４では最大ピークホールド回路２１の出
力がＲ3とＲ4の接続点と接続される。ピーク電圧分圧回
路２３は、最大ピーク電圧ＶMAXと最小ピーク電圧ＶMIN
をＲ１，Ｒ２，Ｒ３により３分割した信号１３である分
割電圧（分割電圧Ｅ1=ＶMIN+(ＶMAX-ＶMIN)/3、Ｅ2=ＶM
IN+2*(ＶMAX-ＶMIN)/3）を電圧比較回路３にそれぞれ出
力する。

【００２５】電圧比較回路３は、積分回路１からの三角
波信号１２と上記の分圧回路２の出力信号１３（分割電
圧Ｅ1、Ｅ2）との電圧をコンパレータにより比較し、２
値化して矩形波信号１４（１”、２”）を信号波発生回
路４に出力する。信号波発生回路４で、排他的論理和回
路とＯＲ回路を用いて、矩形波信号１４を組み合わせて
入力信号１１の周波数の３倍の周波数を持つ出力信号１
５を発生する。

【００２６】次に、本実施例で周波数倍率を３とした場
合を図５のタイムチャートを用いて説明する。

【００２７】電源が投入され、入力信号１１が入力され
ると、積分回路１が三角波信号１２を分圧回路２と電圧
比較回路３に出力する。分圧回路２は、三角波信号１２
の最大ピーク電圧ＶMAXと最小ピーク電圧ＶMINを３分圧
する出力信号１３（分割電圧Ｅ1、Ｅ2）を電圧比較回路
１４に出力する。電圧比較回路３は、積分回路１からの
三角波信号１２がコンパレータ２０1〜２０4に共通に与
えられ、また、分圧回路２の出力信号１３（分割電圧Ｅ
1、Ｅ2、）が各別に与えられ、電圧をそれぞれ比較し、
２値化して矩形の電圧比較回路出力１４（１”），
（２”）と電圧がＬレベルの（３”），（４”）が信号
波発生回路４に出力される。信号発生回路４ではこれら
の各電圧比較回路出力１４を組み合わせて出力信号１５
を発生する。

【００２８】次に、本実施例で周波数倍率を４とした場
合を図６のタイムチャートを用いて説明する。

【００２９】周波数倍率を３とした場合と同様に入力信
号１１は積分回路１で三角波信号１２に変換され、分圧
回路２は、三角波信号１２の最大ピーク電圧ＶMAXと最
小ピーク電圧ＶMINを４分圧する出力信号１３（分割電
圧Ｅ1、Ｅ2，Ｅ3）を電圧比較回路１４に出力する。電
圧比較回路３は、積分回路１からの三角波信号１２が各
コンパレータに共通に与えられ、また、分圧回路２の出
力信号１３（分割電圧Ｅ1、Ｅ2、Ｅ3）が各別に与えら
れ、電圧をそれぞれ比較し、２値化して矩形の電圧比較
回路出力１４（１”、２”、３”）を信号波発生回路４
に出力する。信号発生回路４は、入力信号１１の周波数
の４倍の周波数を持つ出力信号１５を発生する。

【００３０】出力信号１５は、入力信号１１を積分回路
１により三角波信号１２変換し、出力信号１３（分割電
圧Ｅ1、Ｅ2、Ｅ3・・・・・・Ｅn-1）とｎ個のコンパレータで
比較し信号発生回路４で合成したので、出力信号１３
（分割電圧Ｅ1、Ｅ2、Ｅ3・・・・・・ Ｅn-1）の分圧比（ＶMAX−Ｅn-1＝Ｅn-2−Ｅn-3＝・・・・
・・＝Ｅ1-ＶMIN）が等しく、また、入力信号１１のデュ
ーティ比が５０％であれば出力信号１５のデューティ比
は５０％になる。

【００３１】なお、以上説明した実施例においては、入
力信号を矩形信号として説明したが、本発明の作用、効
果は、図１に示した構成のものに矩形信号が入力されれ
ば生じるものである。このため、入力信号を矩形信号に
成形する信号成形回路を設け、該信号成形回路出力に対
して周波数逓倍を行うものとしてもよい。このような構
成とすることにより、入力信号の形態に関わらずに、周
波数逓倍を行うことができる。

【００３２】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に説明するような効果を奏する。

【００３３】請求項１に記載の周波数逓倍回路において
は、入力信号を結合して得られた三角波信号をそのピー
ク電圧を当分に分割した複数の基準電圧で電圧比較して
２値化し、その複数の２値化信号を組み合わせてｎ倍の
周波数の出力を得ているため、比較的小規模な回路で奇
数倍、偶数倍を問わずに任意の倍率の出力を得ることが
できる効果がある。

【００３４】請求項２に記載の周波数逓倍回路において
は、入力信号の形態によらずに、比較的小規模な回路で
奇数倍、偶数倍を問わずに任意の倍率の出力を得ること
ができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１の実施例の分圧回路と電圧比較回路と信号
波発生回路のブロック図である。

【図３】図１の実施例の周波数倍率４の場合の分圧回路
と電圧比較回路と信号波発生回路のブロック図である。

【図４】周波数倍率を２〜４まで選択できる場合の分圧
回路２と電圧比較回路３と信号波発生回路４のブロック
図である。

【図５】図１の実施例の周波数倍率３の場合のタイムチ
ャートである。

【図６】図１の実施例の周波数倍率４の場合のタイムチ
ャートである。

【図７】従来例のブロック図である。

【図８】図７の電圧比較回路のブロック図である。

【図９】図７の従来例のタイムチャートである。

【符号の説明】 1 積分回路 2 分圧回路 3 電圧比較回路 4 信号波発生回路 5 セレクタ部 11 入力信号 12 積分回路出力（三角波信号） 13 分圧回路出力 14 電圧比較回路出力 15 信号波発生回路出力 16 セレクタ部出力 21 最大ヒ゜ークホルト゛回路 22 最小ヒ゜ークホールト゛回路 23 ヒ゜ーク電圧分圧回路 24 選択回路 Ｒ1〜Ｒ(n+1) 抵抗 Ｅ１〜Ｅｎ 分圧回路出力（分割電圧） １”〜ｎ” コンハ゜レータ出力 5A,5B,5C 比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 矩形信号を入力信号とする周波数逓倍回
   路において、 入力信号に対する任意の周波数倍率を選択可能なセレク
   タ部と、 入力信号から三角波信号を出力する積分回路と、 前記三角波信号の最大ピーク電圧および最小ピーク電圧
   をホールドするピークホールド回路と、 前記セレクタ部で選択された数にて前記最大ピーク電圧
   と最小ピーク電圧との間を等分割する電圧値を出力する
   分圧回路と、 前記分圧回路より出力される各電圧値と前記三角波信号
   との比較をそれぞれ行い、比較結果を矩形波信号として
   出力する電圧比較回路と、 前記電圧比較回路２つに対して１つ設けられ、対応する
   電圧比較回路が出力する矩形波信号の排他的論理和を出
   力する第１の排他的論理和回路と、第１の排他的論理和
   回路のそれぞれの出力を入力する論理和回路と、該論理
   和回路出力と前記入力信号とを入力する第２の排他的論
   理和回路とを備える信号発生回路と、を有することを特
   徴とする周波数逓倍回路。
2. 【請求項２】 入力信号を矩形信号に成形する信号成形
   回路と、 信号成形回路出力に対する任意の周波数倍率を選択可能
   なセレクタ部と、 信号成形回路出力から三角波信号を出力する積分回路
   と、 前記三角波信号の最大ピーク電圧および最小ピーク電圧
   をホールドするピークホールド回路と、 前記セレクタ部で選択された数にて前記最大ピーク電圧
   と最小ピーク電圧との間を等分割する電圧値を出力する
   分圧回路と、 前記分圧回路より出力される各電圧値と前記三角波信号
   との比較をそれぞれ行い、比較結果を矩形波信号として
   出力する電圧比較回路と、 前記電圧比較回路２つに対して１つ設けられ、対応する
   電圧比較回路が出力する矩形波信号の排他的論理和を出
   力する第１の排他的論理和回路と、第１の排他的論理和
   回路のそれぞれの出力を入力する論理和回路と、該論理
   和回路出力と前記信号成形回路出力とを入力する第２の
   排他的論理和回路とを備える信号発生回路と、を有する
   ことを特徴とする周波数逓倍回路。