JPH0831600B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はMIS型半導体装置の製造方法に係り、特に
ソース、ドレイン領域に対するコンタクトホール及びこ
のコンタクトホール内に形成される電極の構造の改良に
関する。

（従来の技術） 半導体集積回路、とりわけMOS型集積回路では、素子
の微細化、高集積化がめざまく、１ミクロンあるいは１
ミクロン以下であるサブミクロンの実効チャネル長を持
つMOSトランジスタが使用されている。こうした素子の
微細化は、従来、主としてリソグラフィー技術の進歩に
よる寸法の縮小に依存してきた。しかし、MOSトランジ
スタの実効チャネル長が１ミクロンあるいはサブミクロ
ンレベル程度になると、単にゲート電極、配線の加工寸
法や不純物拡散領域、コンタクトホールの寸法などを小
さくするだけでは、素子の高集積化や高速化に対応する
ことはできない。例えばソース、ドレイン領域などの不
純物拡散領域と金属配線とのコンタクトホールを、ゲー
ト電極と不純物拡散領域とにそれぞれ自己整合的に形成
するセルフアライン・コンタクト技術が必要である。不
純物拡散領域と金属配線用のコンタクトホールとを、ゲ
ート電極と不純物拡散領域に対しそれぞれ自己整合的に
形成することにより、例えばソース、ドレイン領域にお
ける拡散配線の距離が低減され、トランジスタに付加さ
れる直列抵抗値が減少する。さらにゲートとドレイン領
域との間の距離や、フィールド絶縁膜とコンタクト領域
との重ね合せ余裕を減らすことができるため、素子領
域、特に拡散領域の面積が低減され、素子に寄生する静
電容量が低下する。このため、自己整合的にコンタクト
ホールを形成することにより、素子の動作速度が向上す
る。

次に自己整合的にコンタクトホールを形成する従来の
MIS型半導体装置の製造方法について図面を参照しなが
ら簡単に説明する。第３図はMIS型半導体装置、特にＮ
チャネルのMOSトランジスタを製造する際の各工程を示
す断面図である。まず、第３図（ａ）に示すように、ｐ
型のシリコン基板71上に素子分離用絶縁膜72を形成して
素子領域73を設け、この素子領域73の基板表面にゲート
酸化膜74を形成した後、多結晶シリコン層75を堆積形成
し、フォトリソグラフィー技術を用いてゲート電極76並
びに多結晶シリコン配線77を形成する。さらに全面にリ
ンイオンを注入してｎ型の低濃度拡散層78及び79を形成
する。次に第３図（ｂ）に示すように、全面にCVD法に
よるシリコン酸化膜80を堆積形成し、これをアニール処
理する。次に第３図（ｃ）に示すように、このシリコン
酸化膜80を膜厚分だけ除去することにより、ゲート電極
76並びに多結晶シリコン配線77の側壁にのみシリコン酸
化膜80を残す。そして次にゲート電極76及びシリコン酸
化膜80をマスクにしてヒ素イオンを注入し、ｎ型の高濃
度拡散層（n⁺）81及び82を形成する。次に第３図（ｄ）
に示すように、全面にプラズマCVDによるシリコン酸化
膜83を堆積形成した後、所望部分をレジスト84で被覆す
る。次に第３図（ｅ）に示すように、このレジスト84を
マスクとして用い、所定のエッチング溶液で上記プラズ
マCVDシリコン酸化膜83をエッチングする。ここで上記
プラズマCVDシリコン酸化膜83は熱処理が施されておら
ず組成が弱い状態にされている。そして、平坦部におけ
るシリコン酸化膜83のエッチングレートはゲート電極側
壁の段差部分の1/5〜1/20程度にされているため、ゲー
ト電極側壁の段差部分のシリコン酸化膜83が除去され、
上記高濃度拡散層81及び82それぞれの表面に通じるコン
タクトホール85及び86が形成される。次にフィールド上
において、上記ゲート電極76に通じるコンタクトホール
（図示せず）を形成した後、全面にアルミニウムなどの
配線金属材料膜を被着形成し、これをパターニングし
て、第３図（ｆ）に示すようにソース配線87、ドレイン
配線88などを形成する。

従来ではこのような方法により拡散層81、82に対する
コンタクトホール85、86を、ゲート電極76と近接して自
己整合的に形成している。このような方法でコンタクト
ホールを形成することにより、前記したように素子（こ
の場合にはＮチャネルMOSトランジスタ）の動作特性の
向上が図られている。

ところが、このような方法では、プラズマCVDによる
シリコン酸化膜83を形成した後では、通常のMIS型半導
体装置の製造の際に行われる高温ゲッタリング工程を実
施することができない。その理由は、高温ゲッタリング
工程を実施すると、予め組成が弱い状態で形成されてい
る前記プラズマCVDシリコン酸化膜83の組成が改善され
て強固なものとされ、この後に実施されるエッチング処
理のときにコンタクトホールが形成できなくなってしま
う。またこの後の工程では、開口されたコンタクトホー
ル内にアルミニウムを埋め込んで配線を形成するように
しており、この配線を形成した後に高温ゲッタリング工
程を実施するとこの配線が溶解してしまう。従って、従
来方法ではゲッタリングを実施することができず、プラ
ズマCVDシリコン酸化膜83中に存在する可動イオンの影
響により、MISトランジスタの閾値電圧に異常を来たす
ものが多くなるという問題がある。しかも、上記方法で
製造されるMISトランジスタでは、動作時のホットキャ
リア・ストレスに対する安定性が悪く、例えば電源電圧
が6Vのときにドレイン電流が初期の10％に低下するまで
の時間が約100時間と短く、極めて信頼性が低いものと
なっている。

（発明が解決しようとする問題点） このように従来では、自己整合的にコンタクトホール
を形成する工程を実施するためにゲッタリング工程が実
施できず、これにより製造される半導体装置の信頼性が
低くなるという問題がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的はゲッタリング工程を実施しても配線
が溶解することがなく、信頼性が高い半導体装置を製造
することができるMIS型半導体装置の製造方法を提供す
ることにある。

［発明の構成］ （問題点を解決するための手段） この発明のMIS型半導体装置の製造方法は、第１導電
型のシリコン半導体基体の表面に素子分離領域を形成し
て他の領域と分離された素子領域を形成する工程と、上
記素子領域において上記基体の表面上にゲート絶縁膜を
介してゲート電極を形成する工程と、上記ゲート電極に
整合して第２導電型の不純物を上記素子領域に選択的に
導入して比較的低濃度の一対の第２導電型の第１拡散領
域を形成する第３工程と、上記ゲート電極の側壁上を覆
うように第１の絶縁膜からなる壁体を形成する工程と、
全面に第２の絶縁膜を堆積した後、上記壁体の段差部付
近の部分の第２の絶縁膜のみを選択的に除去して第２の
絶縁膜に上記第１拡散領域の表面に通じる一対の開口部
を自己整合的に形成する工程と、エピタキシャル成長法
により上記一対の各開口部を第２導電型の不純物を含む
シリコン層でそれぞれ埋める工程と、熱工程により、上
記各シリコン層に第２導電型の不純物を導入して、上記
各第１拡散領域の表面に接触する側が低濃度、シリコン
層の表面側が高濃度となるような不純物濃度が異なる２
層構造のシリコン層を形成すると共に上記各シリコン層
から上記各第１拡散領域に第２導電型の不純物を拡散さ
せて、上記各第１拡散領域の表面に比較的高濃度の第２
導電型の第２拡散領域をそれぞれ形成し、かつ上記第２
の絶縁膜に含まれる可動イオンをゲッタリングする工程
とを具備したことを特徴とする。

（作用） この発明では、低濃度の拡散領域の表面に通じる開口
部内を低濃度に不純物を含むエピタキシャルシリコン層
で埋め込み、この後、高温度ゲッタリング工程を実施す
る際にシリコン層の表面に対して高濃度の不純物を導入
するようにしたものである。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。

第１図はこの発明のMIS型半導体装置の製造方法で製
造されたＮチャネルMOSトランジスタの素子構造を示す
ものであり、第１図（ａ）は断面図、第１図（ｂ）はパ
ターン平面図である。

第１図において、11はｐ型のシリコン基板である。こ
のシリコン基板11の表面にはシリコン酸化膜からなるフ
ィールド絶縁膜12が埋め込まれており、このフィールド
絶縁膜12により素子領域13が分離されている。この素子
領域13の基板上にはゲート絶縁膜14及び多結晶シリコン
膜15の二層構造からなるゲート電極16が形成されてい
る。またフィールド絶縁膜12上には上記ゲート絶縁膜14
と同じ工程で形成される絶縁膜14及び多結晶シリコン膜
15の二層構造からなる多結晶シリコン配線層17が形成さ
れている。そして上記ゲート電極16上及び配線層17上に
は絶縁膜18がそれぞれ形成されている。また上記ゲート
電極16の側壁上及び配線層17の側壁上にはそれぞれシリ
コン絶縁膜からなる壁体19、20がそれぞれ形成されてい
る。

上記素子領域13において、上記ゲート電極16下部の基
板に位置するチャネル領域と接するように一対のｎ型の
低濃度拡散領域21及び22が形成されている。さらにこの
低濃度拡散領域21及び22の表面にはｎ型の高濃度拡散領
域23及び24が形成されている。そして上記低濃度拡散領
域21と高濃度拡散領域23、低濃度拡散領域22と高濃度拡
散領域24はMOSトランジスタのソース、ドレイン領域と
して使用される。

上記フィールド絶縁膜12及びゲート電極16上にはシリ
コン絶縁膜25が堆積形成されており、このシリコン絶縁
膜25には上記一対の各拡散領域23、24それぞれの表面に
通じるコンタクトホール26、27が、上記ゲート電極16の
側壁上に設けられているシリコン絶縁膜からなる壁体19
に対して自己整合的に開口されている。そしてこの一対
の各コンタクトホール26、27の内部にはエピタキシャル
成長法により形成される単結晶シリコン層28、29が埋め
込まれており、それぞれの単結晶シリコン層28、29はほ
ぼコンタクトホール26、27を埋めつくす程度にまで成長
されており、表面は平坦化されている。そして、上記単
結晶シリコン層28、29それぞれの上記拡散領域23、24の
表面と接触する側はｎ型不純物が比較的低濃度、例えば
10¹⁸/cm³ないし10¹⁹/cm³程度に拡散された低濃度領域30
にされており、拡散領域28、29の表面側はｎ型不純物が
比較的高濃度、例えば10²⁰/cm³程度で拡散された高濃度
領域31にされている。また上記単結晶シリコン層28、29
それぞれの表面と接触するように、アルミニウムとシリ
コンの合金膜で構成された配線32及び33が形成されてい
る。この配線32及び33はMOSトランジスタのソース、ド
レイン配線として使用される。

なお、第１図（ｂ）のみに図示しているが、フィール
ド絶縁膜上において、上記シリコン絶縁膜25は上記ゲー
ト電極16を構成する多結晶シリコン膜15の表面に通じる
コンタクトホール34が開口されており、このコンタクト
ホール34にもアルミニウムとシリコンの合金膜で構成さ
れた配線35が形成されている。この配線35はMOSトラン
ジスタのゲート配線として使用される。

このような構成のMOSトランジスタでは、ソース、ド
レイン用の一対のｎ型拡散領域23及び24の表面に、一対
の各コンタクトホール26、27を介して単結晶シリコン層
28、29が接続されている。この単結晶シリコン層28、29
はアルミニウムなどの配線材料とは異なり、ゲッタリン
グ工程など高温熱処理を伴う工程を経ても溶解すること
がない。このため、このような構成のMOSトランジスタ
では製造工程の途中でゲッタリング工程を実施すること
が可能である。この結果、シリコン絶縁膜25に含まれ、
前記のような素子特性の悪化をもたらす原因となる可動
イオンを除去することができる。

次に第２図の断面図を参照してこの発明の実施例の方
法を工程順に説明する。

まず、例えば比抵抗が10〜20Ωcmのｐ型シリコン半導
体基板41を用意し、この基板表面上に厚さ0.6μｍの素
子分離用のフィールド絶縁膜42を埋設して素子領域43を
分離形成する。次に熱酸化処理を施し、素子領域43の基
板表面上に厚さ300Åのゲート絶縁膜44を形成する。続
いて、製造されるMOSトランジスタの閾値電圧制御の目
的でホウ素イオン（Ｂ）を加速電圧70KeV、ドーズ量3.0
×10¹²/cm²の条件で素子領域43のチャネル領域形成予定
部付近にイオン注入する。引き続き、全面にρが200Ω
／□で厚さが4000Åの多結晶シリコン層45を堆積形成す
る。さらに上記多結晶シリコン層45の表面を酸素雰囲気
中で950℃の温度で酸化してシリコン酸化膜46を形成し
た後、全面に減圧CVD法により150Åの厚さのシリコン窒
化膜47を形成する。さらに続いて、基板を950℃の水素
燃焼雰囲気中で60分処理し、上記シリコン窒化膜47の表
面に窒素を含むシリコン酸化膜48を形成し、上記多結晶
シリコン層45上にシリコン酸化膜46、シリコン窒化膜4
7、シリコン酸化膜48からなる複合膜49を形成する｛第
２図（ａ）｝。

次に周知のリソグラフィー技術により、上記複合膜4
9、多結晶シリコン層45及びゲート絶縁膜44をパターニ
ングして、素子領域43上にはゲート絶縁膜44と多結晶シ
リコン層45の二重構造からなるゲート電極50を、フィー
ルド絶縁膜42上にはゲート絶縁膜44と多結晶シリコン層
45の二重構造からなる多結晶シリコン配線51をそれぞれ
形成する。このとき、上記ゲート電極50及び配線51上に
はそれぞれと同じ形状にパターニングされた複合膜49が
残される。続いて、上記ゲート電極50をマスクとして素
子領域43の基板表面にリン（Ｐ）を60KeV、１×10¹³/cm
²の濃度でイオン注入し、さらに同様にヒ素（As）を40K
eV、１×10¹⁴/cm²の濃度でイオン注入する｛第２図
（ｂ）｝。

次に基板を950℃の酸素雰囲気中で酸化することによ
り、上記の工程で注入されたイオンを活性化して低濃度
拡散層52及び53を形成すると同時に、表面に厚さ200Å
程度のシリコン酸化膜（図示せず）を形成し、この後、
基板全面に減圧CVD法により、シリコン酸化膜54を形成
する｛第２図（ｃ）｝。

続いて、上記シリコン酸化膜54を900℃で10分間アニ
ールした後、異方性ドライエッチングによりこのシリコ
ン酸化膜54をエッチングする。このエッチング処理によ
り上記ゲート電極50の側壁と上記配線51の側壁のみに上
記シリコン酸化膜54からなる壁体54及び55が残る｛第２
図（ｄ）｝。なおこの後、必要に応じて拡散配線形成予
定領域にヒ素もしくはリンを高濃度に拡散する不純物工
程を実施してもよい。

次に基板全面にプラズマCVD法により、厚さ7000Å程
度のシリコン酸化膜56を堆積形成する｛第２図
（ｅ）｝。

さらに、上記プラズマ・シリコン酸化膜56上にフォト
レジストを一様の厚さに塗布した後、このフォトレジス
トをフォトリソグラフィー法により、前記ゲート電極50
の部分が露出するような形状にターニングしてフォトレ
ジストマスク57を形成する。次に、このマスク57を用い
て、基板全面をNH₄FとHFの混合溶液もしくは希釈HF溶液
からなるエッチング溶液で１分間程度エッチングする。
ゲート電極50の段差部に堆積されている部分のプラズマ
・シリコン酸化膜56は、平坦な上に堆積されている部分
に比べてエッチングレートが５〜20倍速いため、この段
差部に堆積されている部分のプラズマ・シリコン酸化膜
56のみがこのエッチング処理によって除去され、上記低
濃度拡散層52及び53それぞれの表面に通じる細い溝状の
一対のコンタクトホール58及び59が、ゲート電極50の側
壁に予め設けられている壁体54に対して自己整合的に開
口される。なお、ゲート電極50の側壁に設けられている
壁体54を構成するシリコン酸化膜のエッチングプレート
は、プラズマ・シリコン酸化膜56に比べて十分に遅いた
め、上記エッチング処理によりこの壁体54が除去される
恐れはない。また、前記配線51上のプラズマ・シリコン
酸化膜56における段差部については、フォトレジストマ
スク57で覆われているので、これもエッチング除去され
ない｛第２図（ｆ）｝。なお、この工程では、プラズマ
・シリコン酸化膜56の代わりに、平坦部に比べて段差部
でのエッチングレートが速いスパッタリングによるシリ
コン酸化膜を用いることもできる。

次に上記フォトレジストマスク57を除去した後、H₂を
キャリアーガスとしてSiH₂Cl₂にHClを加えてエピタキシ
ャル成長を行ない、上記一対のコンタクトホール58及び
59内に単結晶シリコン層60、61を成長させる。このとき
の成長温度は900℃であり、ドーピングガスにはPH₃を使
用し、またドープした不純物濃度は10¹⁷〜10¹⁹/cm³であ
る｛第２図（ｇ））。

この後、上記プラズマ・シリコン酸化膜56中の可動イ
オンをゲッタリングするためと、コンタクトホール58及
び59内に埋め込まれた単結晶シリコン層60及び61の表面
の不純物濃度を高め、後の工程で形成するアルミニウム
とシリコンの合金膜からなる配線との間のオーミック接
触を良好とするために、900℃でPOcl₃の雰囲気中に基板
全面を30分間さらす。これにより、プラズマ・シリコン
酸化膜56の表面にはリンを高濃度に含んだリンガラス層
（図示せず）が形成されると同時に、単結晶シリコン層
60及び61の表面側には10²⁰/cm³程度にリンがトープされ
た高濃度領域62がそれぞれ形成され、かつ単結晶シリコ
ン層60及び61の上記拡散層52及び53の表面と接触する側
には10¹⁸/cm³程度にリンがトープされた低濃度領域63が
それぞれ形成される。これと同時に上記低濃度拡散層52
及び53の表面には単結晶シリコン層60及び61に含まれて
いる不純物が拡散されることにより高濃度の拡散層64及
び65が形成される。これにより、ソース、ドレイン領域
は低濃度拡散領域と高濃度拡散領域とからなるLDD（Lig
htly Doped Drain）構造にされる。この後は全面にア
ルミニウムとシリコンからなる合金膜を8000Å程度の厚
さに堆積した後、フォトリソグラフィー技術を用いてパ
ターニングを行ない、ソース配線66、ドレイン配線67な
どを形成することにより完成する｛第２図（ｈ）｝。

このような製造方法によれば、コンタクトホールを導
電性材料（不純物を含む単結晶シリコン層）で埋め込ん
だ後でもゲッタリング工程を実施することができ、これ
によりプラズマ・シリコン酸化膜中の可動イオンをゲッ
タリングすることができる。この結果、この製造方法に
より製造されるMOSトランジスタでは、従来、問題にな
っていた閾値電圧異常や動作時のホットキャリア・スト
レスに対する安定性の問題を全て解決することができ、
信頼性が大幅に向上する。

また、自己整合的なコンタクトホールの開口技術との
組合せで、半導体装置の寄生抵抗と寄生容量とを大幅に
低減させることができ、これにより素子の高集積化と高
速化とを実現することが可能である。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではMIS型半導体装置がＮチャネルMOSトラ
ンジスタである場合について説明したが、これはＰチャ
ネルMOSトランジスタについても実施することができる
ことはもちろんである。すなわち、この場合には基板を
ｎ型とするか、もしくはｐ型基板内に設けられたｎウエ
ル領域を用い、このｎ型基板もしくはｎウエル領域の表
面上にゲート電極を形成した後、このゲート電極をマス
クとして用いてＢ（ホウ素）またはBFイオンを注入して
p^-型の一対の拡散領域を形成する。拡散領域の形成後は
上記実施例の方法と同様にして一対のコンタクトホール
を開口し、次にH₂をキャリアーガスとしてSiH₂cl₂とHcl
の混合ガスにB₂H₆ガスを添加しながらコンタクトホール
内にシリコン層をエピタキシャル成長させる。これによ
りこのエピタキシャル成長されたシリコン層にはホウ素
がドープされる。ただし、この場合にはシリコン層をエ
ピタキシャル成長させた後、全面にCVD膜を3000Å程度
堆積し、900℃、POcl₃の雰囲気中で60分間のゲッタリン
グ工程を実施した後、CVD膜を3000Å相当部分除去する
工程と、エピタキシャル成長されたシリコン層にホウ素
をイオン注入して高濃度のp⁺型にする工程とが必要とな
る。

また、ＮチャネルとＰチャネル両方のMOSトランジス
タを形成する相補型半導体装置にこの発明を実施する場
合、導電型が異なる不純物をドープしたシリコンエピタ
キシャル層をコンタクトホール内に同時に成長させるこ
とは困難である。ところが、このような場合には、不純
物をドープせずにシリコンエピタキシャル層を成長させ
た後、必要とされる導電型の不純物をマスクを換えて順
次ドープすれば実現できる。なお、この際には、シリコ
ンエピタキシャル層の表面側には高濃度（10²⁰/cm³）に
不純物をドープし、拡散領域と接する側には低濃度（10
¹⁸/cm³〜10¹⁹/cm³）に不純物をドープすることが、コン
タクトホールの深さ並びにサイズが異なる種々のMIS型
半導体位置を集積化する上で重要である。

さらに上記実施例では、予め低濃度の拡散領域を形成
し、この後のゲッタンリング工程の際に同時に低濃度拡
散領域の表面に高濃度の拡散領域を形成してLDD構造と
している。ところが、MIS型半導体装置にあっては、拡
散領域はトランジスタのソース、ドレイン領域として使
用するだけではなく、拡散配線としても使用する。この
場合、拡散配線はできるだけ低抵抗であることが好まし
い。例えば、２×10¹⁸/cm³程度の低濃度拡散層（深さは
約0.2μｍとする）のシート抵抗は約1KΩ／□であり、
これに対して２×10²⁰/cm³程度の高濃度拡散層のシート
抵抗は約50Ω／□である。ところが、このような高濃度
拡散層は上記実施例の方法では形成することができない
が、他の方法では容易に行なうことができる。すなわ
ち、前記第２図（ｆ）の工程において低濃度の拡散領域
を形成した後、コンタクトホールを通してヒ素やリンな
どのイオンを高濃度に注入する工程を付加することによ
り、低濃度の拡散領域の表面に高濃度の拡散領域を形成
することができる。

［発明の効果］ 以上説明したようにこの発明によれば、ゲッタリング
工程を実施しても配線が溶解することがなく、信頼性が
高い半導体装置を製造することができるMIS型半導体装
置の製造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るMIS型半導体装置の製造方法で
製造された半導体装置の構成を示し、第１図（ａ）は断
面図、第１図（ｂ）はパターン平面図、第２図はこの発
明のMIS型半導体装置の製造方法の一実施例に係る工程
を順次示す断面図、第３図は従来の製造方法を説明する
ための断面図である。 11,41……Ｐ型のシリコン基板、12,42……フィールド絶
縁膜、13,43……素子領域、14,44……ゲート絶縁膜、1
5,45……多結晶シリコン層、16,50……ゲート電極、17,
51……多結晶シリコン配線、19,20,54,55……壁体、21,
22,52,53……低濃度拡散領域、23,24,64,65……高濃度
拡散領域、25,56……プラズマ・シリコン酸化膜、26,2
7,58,59……コンタクトホール、28.29,60,61……単結晶
シリコン層、30,63……低濃度領域、31,62……高濃度領
域、32,66……ソース配線、33,67……ドレイン配線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型のシリコン半導体基体の表面に
   素子分離領域を形成して他の領域と分離された素子領域
   を形成する工程と、 上記素子領域において上記基体の表面上にゲート絶縁膜
   を介してゲート電極を形成する工程と、 上記ゲート電極に整合して第２導電型の不純物を上記素
   子領域に選択的に導入して比較的低濃度の一対の第２導
   電型の第１拡散領域を形成する第３工程と、 上記ゲート電極の側壁上を覆うように第１の絶縁膜から
   なる壁体を形成する工程と、 全面に第２の絶縁膜を堆積した後、上記壁体の段差部付
   近の部分の第２の絶縁膜のみを選択的に除去して第２の
   絶縁膜に上記第１拡散領域の表面に通じる一対の開口部
   を自己整合的に形成する工程と、 エピタキシャル成長法により上記一対の各開口部を第２
   導電型の不純物を含むシリコン層でそれぞれ埋める工程
   と、 熱工程により、上記各シリコン層に第２導電型の不純物
   を導入して、上記各第１拡散領域の表面に接触する側が
   低濃度、シリコン層の表面側が高濃度となるような不純
   物濃度が異なる２層構造のシリコン層を形成すると共に
   上記各シリコン層から上記各第１拡散領域に第２導電型
   の不純物を拡散させて、上記各第１拡散領域の表面に比
   較的高濃度の第２導電型の第２拡散領域をそれぞれ形成
   し、かつ上記第２の絶縁膜に含まれる可動イオンをゲッ
   タリングする工程と を具備したことを特徴とするMIS型半導体装置の製造方
   法。
2. 【請求項２】前記素子領域のそれぞれにＮチャネル又は
   ＰチャネルのMIS型半導体装置を製造するに際し、エピ
   タキシャル成長法により前記一対の各開口部をシリコン
   層で埋める工程は不純物を含まない状態で成長を行な
   い、その後、必要とされる導電型の不純物をマスクを換
   えて順次導入するようにした特許請求の範囲第１項に記
   載のMIS型半導体装置の製造方法。