JPH087602B2

JPH087602B2 - 多重化制御装置

Info

Publication number: JPH087602B2
Application number: JP63294616A
Authority: JP
Inventors: 敦行筧
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH02141801A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、プロセス制御用の多重化された制御装置間
の同期をとるのに好適な多重化制御装置に関する。

（従来の技術）近年、高信頼性が要求されるプロセス制御に用いられ
る制御装置は多重化されることが多い。多重化された制
御装置の出力は選択回路により選択され、制御出力とし
てプロセスへ出力される。この選択回路において、多重
化された各々の制御装置の出力は同期して出力される必
要があり、制御装置の演算動作がクロックで制御される
場合、同期回路により多重化した制御装置間をリンクし
て制御装置の演算動作の同期を図る方法が従来とられて
きた。

第４図に、このような多重化制御装置の従来構成を示
す。２重化された制御装置1a,1bの演算回路2a,2bにて制
御演算が行なわれ、その結果が制御装置出力S_1a，S_2bと
して選択回路３へ出力される。この選択回路３にて、ど
ちらか一方の制御装置出力が制御対象であるプロセス４
へ出力される。この時、選択回路３へ出力する制御装置
出力S_1a，S_1bがパルス出力等、同期している必要がある
場合には、共通クロックを生成する同期回路５を設け、
発生する同期クロックS₂を多重化した制御装置間1a,1b
に印加している。そして、この同期クロックS₂にて各演
算回路2a,2bの動作を制御することで制御出力S_1a，S_1b
の同期を図っている。

（発明が解決しようとする課題）しかしながら、上記従来の多重化制御装置において
は、同期回路がクロック発振器や分周回路等を備えた複
雑な回路となる。このため、同期回路に故障が発生し易
くなり、折角制御装置を多重化して信頼性の向上を図っ
ても、この複雑な同期回路が信頼性上の障害となる問題
点があった。

また、従来の多重化制御装置においては、制御装置を
多重化する際に同期回路一式を追加しなければならず、
制御装置を必要に応じて多重化する場合に容易なことで
はなかった。

そこで本発明は、極く簡単な構成で各制御装置間の同
期を図ることのできる多重化制御装置を提供することを
目的とする。

［発明の構成］（課題を解決するための手段）本発明は、各制御装置にそれぞれ入力する信号レベル
を反転して出力する論理回路を設け、一方の制御装置に
設けられる論理回路の出力を他方の制御装置に設けられ
る論理回路の入力として各制御装置間の論理回路全体で
発信回路を構成すると共に、各制御装置ではその論理回
路出力を同期クロックとして使用するようにしたもので
ある。

（作用）多重化した制御装置間において、論理回路の組合せで
発信回路を構成し、その出力を同期クロックとして使用
することにより、複雑な同期回路等用いることなく各制
御装置出力を同期させることができる。即ち１台の制御
装置に論理回路の追加という簡単な構成で、制御装置の
多重化に対応することができる。

（実施例）第１図は本発明の一実施例を示す多重化制御装置の構
成図で、ここでは２重化の例で示している。図中、第４
図と同一符号は同一又は相当部分を示し、第４図の構成
と異なる点は、同期回路５に代えて各制御装置1a,1b
に、それぞれ排他的論理和回路（以下、EXORと略す）6
a,6bと分周回路7a,7bを具備している点である。そのEXO
R 6aの一方の入力端子には「Ｈ」レベルの信号が入力さ
れ、他の入力端子にはEXOR 6bの出力信号S_3bが入力され
る。また、EXOR 6bの一方の入力端子には「Ｌ」レベル
の信号が入力され、他方の入力端子にはEXOR 6aの出力
信号S_3aが入力される。従って、これら２つのEXOR 6a,6
bにて非安定マルチバイブレータが構成されている。ま
た、各EXOR 6a,6bの出力信号S_3a，S_3bは、それぞれ分周
回路7a,7bで分周されたのち、同期クロックS_2a，S_2bと
して各演算回路2a,2bに印加される。

制御装置1a,1bは、それぞれ内部クロックを有し、独
立したサンプリングタイムで動作しているが、それら内
部クロックはほぼ同期状態にあるものとする。

今、第２図（ａ）に示すように、制御装置1aの内部ク
ロックによるサンプリングタイムをt_b1，t_a2，t_a3，t_a4
…とする一方、制御装置1b内のそれをt_b1，t_b2，t_b3…
とする。また、２つの制御装置1a,1bの各内部クロック
は図示の位相差をもってほぼ同期しているものとする。
この状態で、制御装置1a側のサンプリングタイムt_a1でE
XOR 6aの出力信号S_3aが「Ｈ」に立ち上ると、この出力
信号S_3aはEXOR 6bの入力となり、制御装置1b側のサンプ
リングタイムt_b1でEXOR 6b内に取り込まれてもう一方の
入力信号「Ｌ」との排他論理和演算が行なわれる。その
結果、次のサンプリングタイムt_b2でその出力信号S_3bが
「Ｈ」に立ち上る。この信号S_3bはEXOR 6aの入力とな
り、制御装置1a側のサンプリングタイムt_a3でEXOR 6a内
部に取り込まれ、もう一方の入力「Ｈ」との排他論理和
演算が実行される。その結果、サンプリングタイムt_a4
でその出力信号S_3aが「Ｌ」に落ちる。以下、同様にし
てEXOR 6aの出力信号S_3aの信号レベルが変化することに
より、EXOR 6aの出力信号レベルが変化し、その結果が
再びEXOR 6aの出力信号のレベル変化に反映される動作
が繰り返される。このようにして各EXOR 6a,6bからは、
そのときの内部クロックにより決まる周期Ｔで「Ｈ」，
「Ｌ」にレベル変化するクロック信号S_3a，S_3bが得られ
る。

このクロック信号S_3a，S_3bの周期Ｔは、各制御装置1
a,1bの内部クロックの周期を共にＦとすると、Ｔ＝6Fで
表わされる。一方、両方の内部クロックに位相のずれが
無く、完全に同期している場合が最も大きく、Ｔ＝8Fと
なる。つまり、クロック信号S_3a，S_3bの周期Ｔは、Ｔ≦8F …（１）となる。

ところで、これらのクロック信号S_3a，S_3bは、第２図
（ａ）に示したように、ある位相差をもって同期してい
る。この位相差は、クロック信号S_3a，S_3bを分周回路7
a,7bを通して分周することにより相対的に小さくするこ
とができる。例えば、分周回路7a,7bを1/4分周回路とす
れば、クロック信号S_3a，S_3bの位相差は第２図（ｂ）に
示すように、約π/2からπ/16に減少する。従って、こ
の分周回路7a,7bの出力S_2a，S_2bを同期クロックとして
用いることにより、各制御装置1a,1bから選択回路３へ
同期した制御装置出力S_1a，S_1bを取り出すことができ
る。勿論、クロック信号S_3a，S_3b間の位相差が許容でき
る場合は、分周回路7a,7bを省略できることは言う迄も
ない。

このように各制御装置1a,1bに、それぞれEXOR 6a,6b
を設け、互の出力を互の入力側に戻して非安定マルチバ
イブレータを構成すると言った、極く簡単な構成で制御
装置1a,1bの同期をとることができる。従って、この構
成によれば、従来必要とした複雑な構成の同期回路が不
要となり、従来構成に比べて素子数も大幅に削減でき、
故障率が減少して信頼性を大幅に向上させることができ
る。

また、本実施例の構成によれば、EXOR 6a,6bの出力
は、一方の入力に「Ｈ」を入力する側が先行し、「Ｌ」
を入力する側が前者に追従することとなる。これによっ
てクロックであるEXOR出力の先行する制御装置側の演算
出力を常用側とし、追従するクロックの制御装置の演算
出力を待機側とする等の優先制御も可能となる。

また、本実施例では論理回路としてEXORを用いた例に
つい示したが、他制御装置のゲート出力の「Ｈ」，
「Ｌ」に応じて出力が「Ｈ」，「Ｌ」と反転する論理回
路ならば効果は同じであり、具体的には否定論理積（HA
ND）回路，否定論理和（NOR）回路を用いても実現でき
る。さらに本実施例は２重化構成について説明したが、
同様の手法を組合せ、例えば各制御装置に設けたEXORを
リング状に接続するなどして、３重化以上の多重化構成
にも適用することができる。

また、各制御装置に予めEXORを組み込んでおくだけ
で、後から簡単に多重化構成に変更することができる。

ところで、上記実施例によると、２重化した制御装置
の片側が故障し、EXOR出力が更新されなくなると、正常
なもう一方の系の制御装置のEXOR出力も更新されなくな
り、従って、片系故障時には、正常な制御装置も使用で
きなくなる不具合がある。そこで、このような不具合を
取り除き、１系の制御装置異常時にも正常な制御装置で
はEXOR出力をクロックとして使える様にした実施例を第
３図に示す。図中、第１図と同一符号は同一又は相当部
分を示し、図には一方の制御装置1a側の同期クロックを
発生する部分のみ示している。この図において、EXOR 6
aの一方の入力に他制御装置1bのEXOR 6bの出力S_3bを入
力し、EXOR 6aの出力S_3aを他制御装置1bに出力する点
は、第１図に示す実施例と同様である。さらに、この図
では、第１図においてEXORの一方の入力に「Ｈ」あるい
は「Ｌ」を入力していたところを、出力監視回路8aの出
力S_4aを入力している。この出力監視回路8aは通常、
「Ｈ」又は「Ｌ」の決められた値を出力しているが、EX
OR 6aの出力S_3aを入力し、それが一定時間以上「Ｈ」で
あれば「Ｌ」を、出力S_3aが一定時間以上「Ｌ」であれ
ば「Ｈ」を出力するもので、オンディレイ・タイマとゲ
ート回路より構成できる。即ち、他制御装置が故障し、
他制御装置のEXOR出力S_3bが「Ｌ」となると出力監視回
路8aの通常出力が「Ｈ」の場合、EXOR出力S_3aは「Ｈ」
のままとなるが、この「Ｈ」が一定時間以上継続すれ
ば、出力監視回路出力S_4aが「Ｌ」となるため、EXOR 6a
の出力S_3aは「Ｌ」となる。また同様にEXOR 6aの出力S
_3aが「Ｌ」で継続すると、出力監視回路8aの出力S_4aが
「Ｈ」に戻り、EXOR 6aの出力S_3aは「Ｈ」となる。この
出力監視回路8aで監視する一定時間を、前記（１）式で
示す、クロック周期Ｆ最大値の1/2以上とすることで、
２重化した制御装置の片系が異常となっても正常な制御
装置１系だけで、ほぼ同様の周期のクロックを得ること
ができる。

［発明の効果］以上説明したように、本発明によれば、同期が必要な
多重化制御装置を、極めて簡単な回路の追加で実現する
ことができる。この結果、同期用回路の高信頼度化によ
る、多重化制御装置の高信頼度化及び高効率化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す多重化制御装置の構成
図、第２図はその多重化制御装置のクロック部の動きを
示すタイミング・チャート、第３図は本発明の他の実施
例を示す多重化制御装置の要部構成図、第４図は従来の
多重化制御装置の構成図である。 1a,1b…制御装置、2a,2b…演算回路、３…選択回路、４
…プロセス、6a,6b…EXOR、7a,7b…分周回路、8a…出力
監視回路。

Claims

【特許請求の範囲】

【請求項１】複数の制御装置の各演算回路にそれぞれ同
期クロックを印加することにより、各制御出力を同期さ
せる多重化制御装置において、各制御装置にはそれぞれ入力する信号レベルの反転に応
じて制御装置の内部クロックに同期して出力信号のレベ
ルを反転させる論理回路を設けると共に、その一つの制御装置に設けられる前記論理回路の出力側
を他の制御装置に設けられる前記論理回路の入力側に順
次接続することにより、各制御装置に設けられる論理回
路全体をリング状に接続する一方、各制御装置では前記論理回路出力を同期クロックとして
用いるように構成したことを特徴とする多重化制御装
置。
【請求項２】前記論理回路出力を常時監視し、その出力
が所定時間以上変化しないことを検出して、前記論理回
路出力の信号レベルを強制的に反転させるように構成し
たことを特徴とする請求項１記載の多重化制御装置。