JPH0897409A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0897409A JPH0897409A JP6226176A JP22617694A JPH0897409A JP H0897409 A JPH0897409 A JP H0897409A JP 6226176 A JP6226176 A JP 6226176A JP 22617694 A JP22617694 A JP 22617694A JP H0897409 A JPH0897409 A JP H0897409A
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- conductivity type
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Abstract
(57)【要約】
【目的】 半導体集積回路装置の製造方法に関し、ｎ型
トランジスタ及びｐ型トランジスタの作り分けが必要な
例えば相補型半導体集積回路装置を製造するに際し、製
造途中で結晶成長を行う必要がないように、また、ｎ型
トランジスタ及びｐ型トランジスタを作り分けする為の
ｎ型不純物イオンの注入及びｐ型不純物イオンの注入を
不要とし、製造工程を簡単化しようとする。 【構成】 成長温度に依存して導電型を異にする半導体
材料であるＧａＡｓＳｂを導電型が反転する臨界温度未
満、即ち、５５０〔℃〕未満の温度で成長させてｎ−Ｇ
ａＡｓ0.5 Ｓｂ0.5 ゲート層を形成し、ｎ−ＧａＡｓ
0.5 Ｓｂ0.5 ゲート層に於けるｐ型ＦＥＴ部分の導電型
が反転するように５５０〔℃〕以上の温度で局所加熱し
てｐ−ＧａＡｓＳｂゲート１４Ｐを生成させる。
トランジスタ及びｐ型トランジスタの作り分けが必要な
例えば相補型半導体集積回路装置を製造するに際し、製
造途中で結晶成長を行う必要がないように、また、ｎ型
トランジスタ及びｐ型トランジスタを作り分けする為の
ｎ型不純物イオンの注入及びｐ型不純物イオンの注入を
不要とし、製造工程を簡単化しようとする。 【構成】 成長温度に依存して導電型を異にする半導体
材料であるＧａＡｓＳｂを導電型が反転する臨界温度未
満、即ち、５５０〔℃〕未満の温度で成長させてｎ−Ｇ
ａＡｓ0.5 Ｓｂ0.5 ゲート層を形成し、ｎ−ＧａＡｓ
0.5 Ｓｂ0.5 ゲート層に於けるｐ型ＦＥＴ部分の導電型
が反転するように５５０〔℃〕以上の温度で局所加熱し
てｐ−ＧａＡｓＳｂゲート１４Ｐを生成させる。
Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板上にｐ
型トランジスタ及びｎ型トランジスタを作り込む相補型
の半導体集積回路装置を製造する方法の改良に関する。
型トランジスタ及びｎ型トランジスタを作り込む相補型
の半導体集積回路装置を製造する方法の改良に関する。
【０００２】電子機器に用いる半導体集積回路装置とし
て、相補型のものが甚だ重要であることは云うまでもな
いが、超高速動作のデバイスで相補型のものを得ようと
すると種々な困難が介在しているので、これを克服しな
ければならない。
て、相補型のものが甚だ重要であることは云うまでもな
いが、超高速動作のデバイスで相補型のものを得ようと
すると種々な困難が介在しているので、これを克服しな
ければならない。
【０００３】
【従来の技術】現在、多用されている半導体素子である
ＳｉＭＯＳＦＥＴ（ｓｉｌｉｃｏｎｍｅｔａｌ ｏｘｉ
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆ
ｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に比較して高速動作
が可能な半導体素子が化合物半導体であるＧａＡｓを中
心として種々と研究されている。
ＳｉＭＯＳＦＥＴ（ｓｉｌｉｃｏｎｍｅｔａｌ ｏｘｉ
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆ
ｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に比較して高速動作
が可能な半導体素子が化合物半導体であるＧａＡｓを中
心として種々と研究されている。
【０００４】これ等は、何れも前記のような半導体材料
の物性的特徴である電子の高速運動性を活かしたもので
あって、その代表的なものとして高電子移動度トランジ
スタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ
ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が挙げられる。
の物性的特徴である電子の高速運動性を活かしたもので
あって、その代表的なものとして高電子移動度トランジ
スタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ
ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が挙げられる。
【０００５】ＨＥＭＴは、ヘテロ接合界面を生成する例
えばＡｌＧａＡｓ層とＧａＡｓ層のうち、ＡｌＧａＡｓ
層にのみ不純物ドナーを導入し、電子は前記ヘテロ接合
界面のＧａＡｓ層側に閉じ込め、電子と不純物とを空間
的に分離して不純物散乱の影響を低減させた電子移動度
の高いトランジスタである。
えばＡｌＧａＡｓ層とＧａＡｓ層のうち、ＡｌＧａＡｓ
層にのみ不純物ドナーを導入し、電子は前記ヘテロ接合
界面のＧａＡｓ層側に閉じ込め、電子と不純物とを空間
的に分離して不純物散乱の影響を低減させた電子移動度
の高いトランジスタである。
【０００６】ＨＥＭＴを集積化する場合、ＡｌＧａＡｓ
層の不純物濃度及び層厚が如何に均一となるように作製
するかが重要な課題になっている。
層の不純物濃度及び層厚が如何に均一となるように作製
するかが重要な課題になっている。
【０００７】その理由は、ＨＥＭＴの特性を決めるしき
い値電圧が、前記二つの条件に依存していることに依
る。現在は、極めて制御性が高い結晶成長技術に依っ
て、前記二つの条件を満たすようにしているが、その実
施には種々な困難が伴う。
い値電圧が、前記二つの条件に依存していることに依
る。現在は、極めて制御性が高い結晶成長技術に依っ
て、前記二つの条件を満たすようにしているが、その実
施には種々な困難が伴う。
【０００８】また、前記のよう問題を回避できるような
構造をもつ半導体素子も提案されている。
構造をもつ半導体素子も提案されている。
【０００９】図４はＳＩＳ（ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ
−ｇａｔｅ）ＦＥＴと呼ばれる半導体素子を表す要部切
断側面図である（要すれば、「Ｋ．Ｍａｔｓｕｍｏｔ
ｏ，ｅｔ ａｌ．“ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴ
ＥＲＳ ２４ｔｈ Ｍａｙ １９８４ Ｖｏｌ．２０Ｎ
ｏ．１１ ｐｐ．４６２−４６３”：Ｐ．Ｍ．Ｓｏｌｏ
ｍｏｎ，ｅｔ ａｌ．“ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．ＥＤＬ−５，
ＮＯ．９，ＳＥＰＴＥＭＢＥＲ １９８４”」、を参
照）。
ｒ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ
−ｇａｔｅ）ＦＥＴと呼ばれる半導体素子を表す要部切
断側面図である（要すれば、「Ｋ．Ｍａｔｓｕｍｏｔ
ｏ，ｅｔ ａｌ．“ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴ
ＥＲＳ ２４ｔｈ Ｍａｙ １９８４ Ｖｏｌ．２０Ｎ
ｏ．１１ ｐｐ．４６２−４６３”：Ｐ．Ｍ．Ｓｏｌｏ
ｍｏｎ，ｅｔ ａｌ．“ＩＥＥＥ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．ＥＤＬ−５，
ＮＯ．９，ＳＥＰＴＥＭＢＥＲ １９８４”」、を参
照）。
【００１０】図に於いて、１はｉ−ＧａＡｓ基板、２は
ｉ−ＡｌＧａＡｓゲート絶縁膜、３はｎ−ＧａＡｓゲー
ト、４はソース・コンタクト領域、５はドレイン・コン
タクト領域、６はソース、７はドレイン、８は２次元電
子ガス層をそれぞれ示している。
ｉ−ＡｌＧａＡｓゲート絶縁膜、３はｎ−ＧａＡｓゲー
ト、４はソース・コンタクト領域、５はドレイン・コン
タクト領域、６はソース、７はドレイン、８は２次元電
子ガス層をそれぞれ示している。
【００１１】図から明らかなように、この半導体素子
は、半導体ゲートＳｉＭＯＳＦＥＴと似た構造になって
いて、ゲート絶縁膜の材料としてＳｉＯ2 などの絶縁体
に代えてノンドープＡｌＧａＡｓが採用され、また、ゲ
ートとして高濃度のＧａＡｓを用いている。
は、半導体ゲートＳｉＭＯＳＦＥＴと似た構造になって
いて、ゲート絶縁膜の材料としてＳｉＯ2 などの絶縁体
に代えてノンドープＡｌＧａＡｓが採用され、また、ゲ
ートとして高濃度のＧａＡｓを用いている。
【００１２】ＳＩＳＦＥＴは、チャネルを走行する電子
が不純物散乱から開放されている点では、ＨＥＭＴと全
く同じである。
が不純物散乱から開放されている点では、ＨＥＭＴと全
く同じである。
【００１３】この半導体素子は、しきい値電圧が半導体
層の層厚や不純物濃度に左右されることはなく、ＳＩＳ
構造を構成する材料の組み合わせ、即ち、図示例では、
ｉ−ＧａＡｓ基板１、ｉ−ＡｌＧａＡｓゲート絶縁膜
２、ｎ−ＧａＡｓゲート３の組み合わせで決まる為、し
きい値電圧が揃った素子を大量に作製できる旨の長所が
ある。
層の層厚や不純物濃度に左右されることはなく、ＳＩＳ
構造を構成する材料の組み合わせ、即ち、図示例では、
ｉ−ＧａＡｓ基板１、ｉ−ＡｌＧａＡｓゲート絶縁膜
２、ｎ−ＧａＡｓゲート３の組み合わせで決まる為、し
きい値電圧が揃った素子を大量に作製できる旨の長所が
ある。
【００１４】前記説明したＳＩＳＦＥＴを用いた相補型
回路を作製することが試みられている（要すれば、前記
松本らの文献を参照）。
回路を作製することが試みられている（要すれば、前記
松本らの文献を参照）。
【００１５】通常、相補型回路では、ｎ型トランジスタ
及びｐ型トランジスタの両導電型トランジスタが使われ
る為、松本らは、これを再成長法に依って作製してい
る。即ち、ｎ型ＳＩＳＦＥＴを作製した後、ｐ型ＳＩＳ
ＦＥＴを作製する為の結晶を成長している。
及びｐ型トランジスタの両導電型トランジスタが使われ
る為、松本らは、これを再成長法に依って作製してい
る。即ち、ｎ型ＳＩＳＦＥＴを作製した後、ｐ型ＳＩＳ
ＦＥＴを作製する為の結晶を成長している。
【００１６】
【発明が解決しようとする課題】前記したように、ＳＩ
ＳＦＥＴは、ＨＥＭＴに於ける製造上の困難さを回避す
ることができるので、期待できる半導体素子ではある
が、集積回路半導体装置の中核をなしている相補型回路
を作製する場合、前記従来の技術では、回路作製の途中
で結晶成長を行うことが必要になる為、好ましいとは言
えない。
ＳＦＥＴは、ＨＥＭＴに於ける製造上の困難さを回避す
ることができるので、期待できる半導体素子ではある
が、集積回路半導体装置の中核をなしている相補型回路
を作製する場合、前記従来の技術では、回路作製の途中
で結晶成長を行うことが必要になる為、好ましいとは言
えない。
【００１７】本発明は、ｎ型トランジスタ及びｐ型トラ
ンジスタの作り分けが必要な例えば相補型半導体集積回
路装置を製造するに際し、製造途中で結晶成長を行う必
要がないように、また、ｎ型トランジスタ及びｐ型トラ
ンジスタを作り分けする為のｎ型不純物イオンの注入及
びｐ型不純物イオンの注入を不要とし、製造工程を簡単
化しようとする。
ンジスタの作り分けが必要な例えば相補型半導体集積回
路装置を製造するに際し、製造途中で結晶成長を行う必
要がないように、また、ｎ型トランジスタ及びｐ型トラ
ンジスタを作り分けする為のｎ型不純物イオンの注入及
びｐ型不純物イオンの注入を不要とし、製造工程を簡単
化しようとする。
【００１８】
【課題を解決するための手段】近年、ＧａＡｓ0.5 Ｓｂ
0.5 結晶を成長させる為の実験中に、成長温度の僅かな
相違に起因し、材料の導電性がｎ型からｐ型に反転する
ことが見出された（要すれば、「Ａ．Ｓａｎｄｈｕ，ｅ
ｔ ａｌ．“ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ
１４ｔｈ Ａｐｒｉｌ １９８８ Ｖｏｌ．２４ Ｎ
ｏ．８ ｐｐ．４５１”」、を参照）。
0.5 結晶を成長させる為の実験中に、成長温度の僅かな
相違に起因し、材料の導電性がｎ型からｐ型に反転する
ことが見出された（要すれば、「Ａ．Ｓａｎｄｈｕ，ｅ
ｔ ａｌ．“ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ
１４ｔｈ Ａｐｒｉｌ １９８８ Ｖｏｌ．２４ Ｎ
ｏ．８ ｐｐ．４５１”」、を参照）。
【００１９】図５はＧａＡｓ0.5 Ｓｂ0.5 結晶に於ける
導電型の反転について説明する為の線図であり、横軸に
結晶成長温度を、また、縦軸に不純物濃度及びキャリヤ
移動度をそれぞれ採ってある。
導電型の反転について説明する為の線図であり、横軸に
結晶成長温度を、また、縦軸に不純物濃度及びキャリヤ
移動度をそれぞれ採ってある。
【００２０】図に於いて、はｎ型不純物濃度、はｐ
型不純物濃度、は電子移動度、は正孔移動度をそれ
ぞれ示している。尚、この場合の不純物はＳｉである。
型不純物濃度、は電子移動度、は正孔移動度をそれ
ぞれ示している。尚、この場合の不純物はＳｉである。
【００２１】図に依れば、結晶成長温度が４９０〔℃〕
から５２０〔℃〕の間で導電型の反転が起こっているこ
とが看取される。前記文献では、この現象を利用し、一
種類の不純物元素を用い、温度制御することでｐｎ接合
を生成させている。
から５２０〔℃〕の間で導電型の反転が起こっているこ
とが看取される。前記文献では、この現象を利用し、一
種類の不純物元素を用い、温度制御することでｐｎ接合
を生成させている。
【００２２】本発明では、前記成長温度の相違に起因し
て半導体材料の導電型を反転させる技術を利用すると共
にその導電型の反転を局所的に実現させることが基本に
なっている。
て半導体材料の導電型を反転させる技術を利用すると共
にその導電型の反転を局所的に実現させることが基本に
なっている。
【００２３】前記局所的な導電型の反転を実現するに
は、半導体材料を局所的に温度上昇させることが必要と
なるが、それには、電子ビーム或いはレーザ・ビームな
ど粒子ビームを利用する。
は、半導体材料を局所的に温度上昇させることが必要と
なるが、それには、電子ビーム或いはレーザ・ビームな
ど粒子ビームを利用する。
【００２４】この粒子ビームに依る加熱は、従来から配
線金属の切断やイオン注入後の不純物活性化に用いら
れ、安定な技術であることが知られている。
線金属の切断やイオン注入後の不純物活性化に用いら
れ、安定な技術であることが知られている。
【００２５】前記したところから、本発明に依る半導体
集積回路装置の製造方法では、 （１）成長温度に依存して導電型を異にする半導体材料
を導電型が反転する臨界温度（例えば５５０〔℃〕）未
満の温度で成長させて一導電型半導体層（例えばｎ−Ｇ
ａＡｓ0.5 Ｓｂ0.5 ゲート層１４）を形成する工程と、
次いで、前記一導電型半導体層に於ける選択された領域
の導電型が反転するように臨界温度以上の温度で局所加
熱して反対導電型領域（例えばｐ−ＧａＡｓＳｂゲート
１４Ｐ）を生成させる工程とが含まれてなることを特徴
とするか、或いは、
集積回路装置の製造方法では、 （１）成長温度に依存して導電型を異にする半導体材料
を導電型が反転する臨界温度（例えば５５０〔℃〕）未
満の温度で成長させて一導電型半導体層（例えばｎ−Ｇ
ａＡｓ0.5 Ｓｂ0.5 ゲート層１４）を形成する工程と、
次いで、前記一導電型半導体層に於ける選択された領域
の導電型が反転するように臨界温度以上の温度で局所加
熱して反対導電型領域（例えばｐ−ＧａＡｓＳｂゲート
１４Ｐ）を生成させる工程とが含まれてなることを特徴
とするか、或いは、
【００２６】（２）前記（１）に於いて、成長温度に依
存して導電型を異にする半導体材料がＧａＡｓＳｂであ
ることを特徴とするか、或いは、
存して導電型を異にする半導体材料がＧａＡｓＳｂであ
ることを特徴とするか、或いは、
【００２７】（３）前記（１）或いは（２）に於いて、
局所加熱を電子ビームを照射して行うことを特徴とする
か、或いは、
局所加熱を電子ビームを照射して行うことを特徴とする
か、或いは、
【００２８】（４）前記（１）或いは（２）に於いて、
局所加熱をレーザ・ビームを照射して行うことを特徴と
するか、或いは、
局所加熱をレーザ・ビームを照射して行うことを特徴と
するか、或いは、
【００２９】（５）半絶縁性ＩｎＰ基板上にｉ−ＩｎＧ
ａＡｓ層とｉ−ＡｌＩｎＡｓ層とｎ−ＧａＡｓ0.5 Ｓｂ
0.5 層とを順に成長させる工程と、次いで、ｎ−ＧａＡ
ｓ0.5 Ｓｂ 0.5 層のパターニングを行ってゲートを形成
する工程と、次いで、前記ｎ−ＧａＡｓ0.5 Ｓｂ0.5 か
らなるゲートを選択的に加熱してｐ型に導電型反転させ
る工程と、次いで、イオン注入法を適用してソース領域
及びドレイン領域を形成する工程と、次いで、金属の電
極・配線を形成して相補型基本ゲートを完成させる工程
とが含まれてなることを特徴とする。
ａＡｓ層とｉ−ＡｌＩｎＡｓ層とｎ−ＧａＡｓ0.5 Ｓｂ
0.5 層とを順に成長させる工程と、次いで、ｎ−ＧａＡ
ｓ0.5 Ｓｂ 0.5 層のパターニングを行ってゲートを形成
する工程と、次いで、前記ｎ−ＧａＡｓ0.5 Ｓｂ0.5 か
らなるゲートを選択的に加熱してｐ型に導電型反転させ
る工程と、次いで、イオン注入法を適用してソース領域
及びドレイン領域を形成する工程と、次いで、金属の電
極・配線を形成して相補型基本ゲートを完成させる工程
とが含まれてなることを特徴とする。
【００３０】
【作用】前記手段を採ることに依り、同一半導体基板上
に導電型を異にする素子を容易に形成することができ、
その際、結晶の再成長、或いは、ｐ型不純物イオンとｎ
型不純物イオンの注入など複雑な手段に依存することは
不要となって、例えばＳＩＳＦＥＴを用いた相補型半導
体集積回路装置を実現させる場合などに有効である。
に導電型を異にする素子を容易に形成することができ、
その際、結晶の再成長、或いは、ｐ型不純物イオンとｎ
型不純物イオンの注入など複雑な手段に依存することは
不要となって、例えばＳＩＳＦＥＴを用いた相補型半導
体集積回路装置を実現させる場合などに有効である。
【００３１】
【実施例】図１は本発明一実施例に依って製造されたＳ
ＩＳＦＥＴを用いた半導体集積回路装置を表す要部切断
側面図である。
ＩＳＦＥＴを用いた半導体集積回路装置を表す要部切断
側面図である。
【００３２】図に於いて、１１は半絶縁性ＩｎＰ基板、
１２はｉ−ＩｎＧａＡｓ活性層、１２Ａは素子間分離
溝、１３はｉ−ＡｌＩｎＡｓゲート絶縁層、１４Ｎはｎ
型ＦＥＴ部分に於けるｎ−ＧａＡｓＳｂゲート、１４Ｐ
はｐ型ＦＥＴ部分に於けるｐ−ＧａＡｓＳｂゲート、１
５Ｎはｎ型ＦＥＴ部分に於けるソース領域、１５Ｐはｐ
型ＦＥＴ部分に於けるソース領域、１６Ｎはｎ型ＦＥＴ
部分に於けるドレイン領域、１６Ｐはｐ型ＦＥＴ部分に
於けるドレイン領域、１７Ｎはｎ型ＦＥＴ部分に於ける
ソース電極、１７Ｐはｐ型ＦＥＴ部分に於けるソース電
極、１８Ｎはｎ型ＦＥＴ部分に於けるドレイン電極、１
８Ｐはｐ型ＦＥＴ部分に於けるドレイン電極をそれぞれ
示している。
１２はｉ−ＩｎＧａＡｓ活性層、１２Ａは素子間分離
溝、１３はｉ−ＡｌＩｎＡｓゲート絶縁層、１４Ｎはｎ
型ＦＥＴ部分に於けるｎ−ＧａＡｓＳｂゲート、１４Ｐ
はｐ型ＦＥＴ部分に於けるｐ−ＧａＡｓＳｂゲート、１
５Ｎはｎ型ＦＥＴ部分に於けるソース領域、１５Ｐはｐ
型ＦＥＴ部分に於けるソース領域、１６Ｎはｎ型ＦＥＴ
部分に於けるドレイン領域、１６Ｐはｐ型ＦＥＴ部分に
於けるドレイン領域、１７Ｎはｎ型ＦＥＴ部分に於ける
ソース電極、１７Ｐはｐ型ＦＥＴ部分に於けるソース電
極、１８Ｎはｎ型ＦＥＴ部分に於けるドレイン電極、１
８Ｐはｐ型ＦＥＴ部分に於けるドレイン電極をそれぞれ
示している。
【００３３】図示例では、ｎ型ＦＥＴ部分に於けるドレ
イン電極１８Ｎとｐ型ＦＥＴ部分に於けるドレイン電極
１８Ｐとが結線されていて相補型基本ゲートになってい
る。
イン電極１８Ｎとｐ型ＦＥＴ部分に於けるドレイン電極
１８Ｐとが結線されていて相補型基本ゲートになってい
る。
【００３４】図２及び図３は一実施例を解説する為の工
程要所に於ける半導体集積回路装置を表す要部切断側面
図であり、以下、これ等の図を参照しつつ説明する。
尚、図１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
程要所に於ける半導体集積回路装置を表す要部切断側面
図であり、以下、これ等の図を参照しつつ説明する。
尚、図１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
【００３５】図２（Ａ）参照 ２（Ａ）−１ 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依
り、基板１１上に活性層１２、ゲート絶縁層１３、ゲー
ト層１４をそれぞれ基板１１に格子整合させて成長させ
る。
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依
り、基板１１上に活性層１２、ゲート絶縁層１３、ゲー
ト層１４をそれぞれ基板１１に格子整合させて成長させ
る。
【００３６】前記各部分について主要なデータを例示す
ると次の通りである。 基板１１について 材料：半絶縁性ＩｎＰ 活性層１２について 材料：ｉ−ＩｎＧａＡｓ 厚さ：２０００〔Å〕 ゲート絶縁層１３について 材料：ｉ−ＡｌＩｎＡｓ 厚さ：３００〔Å〕 ゲート層１４について 材料：ｎ−ＧａＡｓ0.5 Ｓｂ0.5 不純物：Ｓｉ 不純物濃度：５×１０18〔cm-3〕 厚さ：３０００〔Å〕
ると次の通りである。 基板１１について 材料：半絶縁性ＩｎＰ 活性層１２について 材料：ｉ−ＩｎＧａＡｓ 厚さ：２０００〔Å〕 ゲート絶縁層１３について 材料：ｉ−ＡｌＩｎＡｓ 厚さ：３００〔Å〕 ゲート層１４について 材料：ｎ−ＧａＡｓ0.5 Ｓｂ0.5 不純物：Ｓｉ 不純物濃度：５×１０18〔cm-3〕 厚さ：３０００〔Å〕
【００３７】ここで、ｎ−ＧａＡｓ0.5 Ｓｂ0.5 ゲート
層１４の成長温度は、導電型反転が起こる臨界温度以
下、即ち５００〔℃〕〜４８０〔℃〕とする。
層１４の成長温度は、導電型反転が起こる臨界温度以
下、即ち５００〔℃〕〜４８０〔℃〕とする。
【００３８】図２（Ｂ）参照 ２（Ｂ）−１ リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＣｌ2 Ｆ2 とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、ｎ−ＧａＡｓ0.5 Ｓ
ｂ0.5 ゲート層１４のパターニングを行ってｎ型ＦＥＴ
部分に於けるゲート１４Ｎ、及び、ｐ型ＦＥＴ部分に於
けるゲート１４Ｐを形成する。尚、この段階では、ゲー
ト１４Ｐのｐ型化は行われていない。
チング・ガスをＣＣｌ2 Ｆ2 とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、ｎ−ＧａＡｓ0.5 Ｓ
ｂ0.5 ゲート層１４のパターニングを行ってｎ型ＦＥＴ
部分に於けるゲート１４Ｎ、及び、ｐ型ＦＥＴ部分に於
けるゲート１４Ｐを形成する。尚、この段階では、ゲー
ト１４Ｐのｐ型化は行われていない。
【００３９】２（Ｂ）−２ ｐ型ＦＥＴ部分に於けるゲート１４Ｐに電子ビーム或い
はレーザ・ビームなど粒子ビームを照射し、その部分の
温度を導電型反転が起こる臨界温度以上の温度である例
えば５５０〔℃〕に加熱し、ｎ型からｐ型に反転させ
る。
はレーザ・ビームなど粒子ビームを照射し、その部分の
温度を導電型反転が起こる臨界温度以上の温度である例
えば５５０〔℃〕に加熱し、ｎ型からｐ型に反転させ
る。
【００４０】粒子ビームとして電子ビームを用いた場合
並びにレーザ・ビームを用いた場合の何れに於いても、
ビーム径当たり約０．１〔Ｗ／μｍ〕のパワー、ビーム
径は５〔μｍ〕〜５０〔μｍ〕、走査速度は２０〔ｃｍ
／秒〕とし、走査中は基板裏面を５０〔℃〕程度に冷却
する。尚、ビームは、ＣＷ（ｃｏｎｔｉｎｕｏｕｓ ｗ
ａｖｅ）でもパルスでも良い。
並びにレーザ・ビームを用いた場合の何れに於いても、
ビーム径当たり約０．１〔Ｗ／μｍ〕のパワー、ビーム
径は５〔μｍ〕〜５０〔μｍ〕、走査速度は２０〔ｃｍ
／秒〕とし、走査中は基板裏面を５０〔℃〕程度に冷却
する。尚、ビームは、ＣＷ（ｃｏｎｔｉｎｕｏｕｓ ｗ
ａｖｅ）でもパルスでも良い。
【００４１】図３（Ａ）参照 ３（Ａ）−１ リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、ｉ−ＡｌＩｎＡｓ
ゲート絶縁層１３を各素子毎に対応するようパターニン
グする。
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、ｉ−ＡｌＩｎＡｓ
ゲート絶縁層１３を各素子毎に対応するようパターニン
グする。
【００４２】３（Ａ）−２ リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを燐酸系エッチング液とするウエット・エ
ッチング法を適用することに依って、ｉ−ＩｎＧａＡｓ
活性層１２の表面からＩｎＰ基板１１の一部に達するよ
うにエッチングを行って素子間分離溝１２Ａを形成す
る。
エッチャントを燐酸系エッチング液とするウエット・エ
ッチング法を適用することに依って、ｉ−ＩｎＧａＡｓ
活性層１２の表面からＩｎＰ基板１１の一部に達するよ
うにエッチングを行って素子間分離溝１２Ａを形成す
る。
【００４３】図３（Ｂ）参照 ３（Ｂ）−１ リソグラフィ技術に於けるレジスト・プロセス、及び、
イオン注入法を適用することに依り、ｎ型ＦＥＴ部分の
ソース領域形成予定部分及びドレイン領域形成予定部分
にドーズ量を１×１０13〔cm-2〕、イオン加速エネルギ
を１００〔ｋｅＶ〕としてＳｉイオンの打ち込みを行っ
てソース領域１５Ｎ及びドレイン領域１６Ｎを形成す
る。
イオン注入法を適用することに依り、ｎ型ＦＥＴ部分の
ソース領域形成予定部分及びドレイン領域形成予定部分
にドーズ量を１×１０13〔cm-2〕、イオン加速エネルギ
を１００〔ｋｅＶ〕としてＳｉイオンの打ち込みを行っ
てソース領域１５Ｎ及びドレイン領域１６Ｎを形成す
る。
【００４４】３（Ｂ）−２ リソグラフィ技術に於けるレジスト・プロセス、及び、
イオン注入法を適用することに依り、ｐ型ＦＥＴ部分の
ソース領域形成予定部分及びドレイン領域形成予定部分
にドーズ量を１×１０13〔cm-2〕、イオン加速エネルギ
を１００〔ｋｅＶ〕としてＭｇイオンの打ち込みを行っ
てソース領域１５Ｐ及びドレイン領域１６Ｐを形成す
る。尚、ソース領域及びドレイン領域の形成は、ｎ型Ｆ
ＥＴ部分及びｐ型ＦＥＴ部分の何れを先にするかは任意
である。
イオン注入法を適用することに依り、ｐ型ＦＥＴ部分の
ソース領域形成予定部分及びドレイン領域形成予定部分
にドーズ量を１×１０13〔cm-2〕、イオン加速エネルギ
を１００〔ｋｅＶ〕としてＭｇイオンの打ち込みを行っ
てソース領域１５Ｐ及びドレイン領域１６Ｐを形成す
る。尚、ソース領域及びドレイン領域の形成は、ｎ型Ｆ
ＥＴ部分及びｐ型ＦＥＴ部分の何れを先にするかは任意
である。
【００４５】３（Ｂ）−３ リソグラフィ技術に於けるレジスト・プロセス、真空蒸
着法、リフト・オフ法を適用することに依り、ｎ型ＦＥ
Ｔ部分では、ＡｕＧｅ／Ａｕからなるソース電極１７Ｎ
とドレイン電極１８Ｎを形成し、そして、ｐ型ＦＥＴ部
分では、ＡｕＺｎ／Ａｕからなるソース電極１７Ｐとド
レイン電極１８Ｐを形成する。尚、電極形成は、ｎ型Ｆ
ＥＴ部分及びｐ型ＦＥＴ部分の何れを先にするかは任意
である。
着法、リフト・オフ法を適用することに依り、ｎ型ＦＥ
Ｔ部分では、ＡｕＧｅ／Ａｕからなるソース電極１７Ｎ
とドレイン電極１８Ｎを形成し、そして、ｐ型ＦＥＴ部
分では、ＡｕＺｎ／Ａｕからなるソース電極１７Ｐとド
レイン電極１８Ｐを形成する。尚、電極形成は、ｎ型Ｆ
ＥＴ部分及びｐ型ＦＥＴ部分の何れを先にするかは任意
である。
【００４６】３（Ｂ）−４ この後、必要に応じ、通常の技法を適用することに依
り、ｎ型ＦＥＴ部分のドレイン領域１６Ｎとｐ型ＦＥＴ
部分のドレイン領域１６Ｐを結線し、また、その他の配
線を導出するなどして相補型基本ゲートとすれば良い。
り、ｎ型ＦＥＴ部分のドレイン領域１６Ｎとｐ型ＦＥＴ
部分のドレイン領域１６Ｐを結線し、また、その他の配
線を導出するなどして相補型基本ゲートとすれば良い。
【００４７】本発明では、前記実施例に限られることな
く、特許請求の範囲に記載された事項の範囲内で通常の
技術を適用して多くの改変を実現することができる。
く、特許請求の範囲に記載された事項の範囲内で通常の
技術を適用して多くの改変を実現することができる。
【００４８】例えば、前記工程３（Ａ）−２に於いて、
素子間分離溝１２Ａを形成して各素子を絶縁している
が、これは、表面からＩｎＰ基板１１に達するように酸
素をイオン注入して絶縁領域を形成しても同効である。
素子間分離溝１２Ａを形成して各素子を絶縁している
が、これは、表面からＩｎＰ基板１１に達するように酸
素をイオン注入して絶縁領域を形成しても同効である。
【００４９】また、前記実施例では、温度制御に依って
ｎ型からｐ型に導電型を反転させる半導体材料としてＧ
ａＡｓＳｂを採用しているが、これは、ＧａＡｓなどを
用いることもできる（要すれば、「Ａ．Ｓａｎｄｈｕ，
ｅｔ ａｌ．“Ｍａｔｅｒｉａｌ Ｒｅｓｅａｒｃｈ
Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄ
ｉｎｇｓ Ｖｏｌ．１４４ ｐ．２１５−２２０，１９
８９”」、における特に図２及びその説明を参照）。
ｎ型からｐ型に導電型を反転させる半導体材料としてＧ
ａＡｓＳｂを採用しているが、これは、ＧａＡｓなどを
用いることもできる（要すれば、「Ａ．Ｓａｎｄｈｕ，
ｅｔ ａｌ．“Ｍａｔｅｒｉａｌ Ｒｅｓｅａｒｃｈ
Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄ
ｉｎｇｓ Ｖｏｌ．１４４ ｐ．２１５−２２０，１９
８９”」、における特に図２及びその説明を参照）。
【００５０】
【発明の効果】本発明に依る半導体集積回路装置の製造
方法に於いては、成長温度に依存して導電型を異にする
半導体材料を導電型が反転する臨界温度未満の温度で成
長させて一導電型半導体層を形成し、一導電型半導体層
に於ける選択された領域の導電型が反転するように臨界
温度以上の温度で局所加熱して反対導電型領域を生成さ
せる。
方法に於いては、成長温度に依存して導電型を異にする
半導体材料を導電型が反転する臨界温度未満の温度で成
長させて一導電型半導体層を形成し、一導電型半導体層
に於ける選択された領域の導電型が反転するように臨界
温度以上の温度で局所加熱して反対導電型領域を生成さ
せる。
【００５１】前記構成を採ることに依り、同一半導体基
板上に導電型を異にする素子を容易に形成することがで
き、その際、結晶の再成長、或いは、ｐ型不純物イオン
とｎ型不純物イオンの注入など複雑な手段に依存するこ
とは不要となって、例えばＳＩＳＦＥＴを用いた相補型
半導体集積回路装置を実現させる場合などに有効であ
る。
板上に導電型を異にする素子を容易に形成することがで
き、その際、結晶の再成長、或いは、ｐ型不純物イオン
とｎ型不純物イオンの注入など複雑な手段に依存するこ
とは不要となって、例えばＳＩＳＦＥＴを用いた相補型
半導体集積回路装置を実現させる場合などに有効であ
る。
【図１】本発明一実施例に依って製造されたＳＩＳＦＥ
Ｔを用いた半導体集積回路装置を表す要部切断側面図で
ある。
Ｔを用いた半導体集積回路装置を表す要部切断側面図で
ある。
【図２】一実施例を解説する為の工程要所に於ける半導
体集積回路装置を表す要部切断側面図である。
体集積回路装置を表す要部切断側面図である。
【図３】一実施例を解説する為の工程要所に於ける半導
体集積回路装置を表す要部切断側面図である。
体集積回路装置を表す要部切断側面図である。
【図４】ＳＩＳＦＥＴと呼ばれる半導体素子を表す要部
切断側面図である。
切断側面図である。
【図５】ＧａＡｓ0.5 Ｓｂ0.5 結晶に於ける導電型の反
転について説明する為の線図である。
転について説明する為の線図である。
１１ 半絶縁性ＩｎＰ基板 １２ ｉ−ＩｎＧａＡｓ活性層 １２Ａ 素子間分離溝 １３ ｉ−ＡｌＩｎＡｓゲート絶縁層 １４Ｎ ｎ型ＦＥＴ部分に於けるｎ−ＧａＡｓＳｂゲー
ト １４Ｐ ｐ型ＦＥＴ部分に於けるｐ−ＧａＡｓＳｂゲー
ト １５Ｎ ｎ型ＦＥＴ部分に於けるソース領域 １５Ｐ ｐ型ＦＥＴ部分に於けるソース領域 １６Ｎ ｎ型ＦＥＴ部分に於けるドレイン領域 １６Ｐ ｐ型ＦＥＴ部分に於けるドレイン領域 １７Ｎ ｎ型ＦＥＴ部分に於けるソース電極 １７Ｐ ｐ型ＦＥＴ部分に於けるソース電極 １８Ｎ ｎ型ＦＥＴ部分に於けるドレイン電極 １８Ｐ ｐ型ＦＥＴ部分に於けるドレイン電極
ト １４Ｐ ｐ型ＦＥＴ部分に於けるｐ−ＧａＡｓＳｂゲー
ト １５Ｎ ｎ型ＦＥＴ部分に於けるソース領域 １５Ｐ ｐ型ＦＥＴ部分に於けるソース領域 １６Ｎ ｎ型ＦＥＴ部分に於けるドレイン領域 １６Ｐ ｐ型ＦＥＴ部分に於けるドレイン領域 １７Ｎ ｎ型ＦＥＴ部分に於けるソース電極 １７Ｐ ｐ型ＦＥＴ部分に於けるソース電極 １８Ｎ ｎ型ＦＥＴ部分に於けるドレイン電極 １８Ｐ ｐ型ＦＥＴ部分に於けるドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 27/095 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｅ
Claims (5)
- 【請求項１】成長温度に依存して導電型を異にする半導
体材料を導電型が反転する臨界温度未満の温度で成長さ
せて一導電型半導体層を形成する工程と、 次いで、前記一導電型半導体層に於ける選択された領域
の導電型が反転するように臨界温度以上の温度で局所加
熱して反対導電型領域を生成させる工程とが含まれてな
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】成長温度に依存して導電型を異にする半導
体材料がＧａＡｓＳｂであることを特徴とする請求項１
記載の半導体集積回路装置の製造方法。 - 【請求項３】局所加熱を電子ビームを照射して行うこと
を特徴とする請求項１或いは２記載の半導体集積回路装
置の製造方法。 - 【請求項４】局所加熱をレーザ・ビームを照射して行う
ことを特徴とする請求項１或いは２記載の半導体集積回
路装置の製造方法。 - 【請求項５】半絶縁性ＩｎＰ基板上にｉ−ＩｎＧａＡｓ
層とｉ−ＡｌＩｎＡｓ層とｎ−ＧａＡｓ0.5 Ｓｂ0.5 層
とを順に成長させる工程と、 次いで、ｎ−ＧａＡｓ0.5 Ｓｂ0.5 層のパターニングを
行ってゲートを形成する工程と、 次いで、前記ｎ−ＧａＡｓ0.5 Ｓｂ0.5 からなるゲート
を選択的に加熱してｐ型に導電型反転させる工程と、 次いで、イオン注入法を適用してソース領域及びドレイ
ン領域を形成する工程と、 次いで、金属の電極・配線を形成して相補型基本ゲート
を完成させる工程とが含まれてなることを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226176A JPH0897409A (ja) | 1994-09-21 | 1994-09-21 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226176A JPH0897409A (ja) | 1994-09-21 | 1994-09-21 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897409A true JPH0897409A (ja) | 1996-04-12 |
Family
ID=16841081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6226176A Withdrawn JPH0897409A (ja) | 1994-09-21 | 1994-09-21 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220464A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | アンチモン系ｐ型化合物半導体の積層構造 |
-
1994
- 1994-09-21 JP JP6226176A patent/JPH0897409A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014220464A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | アンチモン系ｐ型化合物半導体の積層構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |