JPH09114695A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH09114695A JPH09114695A JP7272790A JP27279095A JPH09114695A JP H09114695 A JPH09114695 A JP H09114695A JP 7272790 A JP7272790 A JP 7272790A JP 27279095 A JP27279095 A JP 27279095A JP H09114695 A JPH09114695 A JP H09114695A
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- 239000000700 radioactive tracer Substances 0.000 claims abstract description 38
- 230000015654 memory Effects 0.000 claims abstract description 32
- 230000010365 information processing Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】障害解析等のためのより有効なトレース情報を
得る。 【解決手段】２つのプロセッサ５，１０においては、通
常動作時には同一のトレース情報７，１２をトレーサメ
モリ９，１４にトレースして、二重チェックの対象とし
ている。デバッグ等所定の場合に、トレーサ制御回路か
ら、相互に異なる態様でトレースすることを指示するト
レース制御信号が出力される。この結果、マスタ側のト
レース書き込み回路８と、スレーブ側のトレース書き込
み回路１３は、異なるトレース制御を行い、トレーサメ
モリ９，１４には異なるトレース情報が記録されること
になる。なお、マスタ／スレーブの指定はマスタ／スレ
ーブ制御回路１が行う。
得る。 【解決手段】２つのプロセッサ５，１０においては、通
常動作時には同一のトレース情報７，１２をトレーサメ
モリ９，１４にトレースして、二重チェックの対象とし
ている。デバッグ等所定の場合に、トレーサ制御回路か
ら、相互に異なる態様でトレースすることを指示するト
レース制御信号が出力される。この結果、マスタ側のト
レース書き込み回路８と、スレーブ側のトレース書き込
み回路１３は、異なるトレース制御を行い、トレーサメ
モリ９，１４には異なるトレース情報が記録されること
になる。なお、マスタ／スレーブの指定はマスタ／スレ
ーブ制御回路１が行う。
Description
【０００１】
【発明の属する技術分野】本発明は二重化チェック方式
（ＦＲＭ）を採用した情報処理装置に関する。
（ＦＲＭ）を採用した情報処理装置に関する。
【０００２】
【従来の技術】従来のこの種の情報処理装置におけるト
レースは、ＦＲＭの対象となる各プロセッサのトレーサ
メモリに共に同じ内部情報をトレースしたり、マスタ／
スレーブ交互にトレーサメモリに内部情報をトレースす
るなどの制御によって行っている。
レースは、ＦＲＭの対象となる各プロセッサのトレーサ
メモリに共に同じ内部情報をトレースしたり、マスタ／
スレーブ交互にトレーサメモリに内部情報をトレースす
るなどの制御によって行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置におけるトレース制御では、各プロセッサが同じ
内部情報をトレースする場合、またマスタ／スレーブ交
互にトレースした場合にもトレースメモリの容量に限度
があり、トレーサメモリの容量以上の内部情報を必要と
する障害が発生した場合には、障害解析が困難になると
いう問題点がある。
理装置におけるトレース制御では、各プロセッサが同じ
内部情報をトレースする場合、またマスタ／スレーブ交
互にトレースした場合にもトレースメモリの容量に限度
があり、トレーサメモリの容量以上の内部情報を必要と
する障害が発生した場合には、障害解析が困難になると
いう問題点がある。
【０００４】
【課題を解決するための手段】本発明の情報処理装置
は、同構成の２つのプロセッサが、通常動作時には、内
部情報のトレースメモリへのトレースをも含めて同じ態
様で動作するが、所定の場合には、前記２つのプロセッ
サにおいて前記トレースが相互に異なる態様となること
を特徴とする。
は、同構成の２つのプロセッサが、通常動作時には、内
部情報のトレースメモリへのトレースをも含めて同じ態
様で動作するが、所定の場合には、前記２つのプロセッ
サにおいて前記トレースが相互に異なる態様となること
を特徴とする。
【０００５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００６】図１は本発明の一実施例のブロック図であ
り、２つのプロセッサ５及び１０を有し、各プロセッサ
５，１０はＦＲＭ機構をも含めて全く同じ構造で同じ動
作を行う。マスタ／スレーブ制御回路１は、プロセッサ
５及びプロセッサ１０に対しマスタあるいはスレーブを
指示するマスタ／スレーブ制御信号２を出力する。トレ
ーサ制御回路３は、各プロセッサ５，１０に対し、トレ
ース情報７，１２について、通常の書き込み又は分岐命
令のみの書き込みを指示するモード及びマイクロプログ
ラムの書き込み制御を指示するトレーサ制御信号４を出
力する。
り、２つのプロセッサ５及び１０を有し、各プロセッサ
５，１０はＦＲＭ機構をも含めて全く同じ構造で同じ動
作を行う。マスタ／スレーブ制御回路１は、プロセッサ
５及びプロセッサ１０に対しマスタあるいはスレーブを
指示するマスタ／スレーブ制御信号２を出力する。トレ
ーサ制御回路３は、各プロセッサ５，１０に対し、トレ
ース情報７，１２について、通常の書き込み又は分岐命
令のみの書き込みを指示するモード及びマイクロプログ
ラムの書き込み制御を指示するトレーサ制御信号４を出
力する。
【０００７】プロセッサ５のトレース部６は、トレース
書き込み回路８及びトレーサメモリＡ９で構成されてお
り、プロセッサ１０のトレース部１１はトレース書き込
み回路１３及びトレースメモリ１４で構成されている。
前述したように、プロセッサ５及びプロセッサ１０は全
く同じ構造であるため、まとめて説明する。
書き込み回路８及びトレーサメモリＡ９で構成されてお
り、プロセッサ１０のトレース部１１はトレース書き込
み回路１３及びトレースメモリ１４で構成されている。
前述したように、プロセッサ５及びプロセッサ１０は全
く同じ構造であるため、まとめて説明する。
【０００８】トレーサメモリ９，トレーサメモリ１４
は、それぞれトレース書き込み回路８，トレース書き込
み回路１３によって編集されたトレース情報７，１２を
保持する。なお、トレース情報７，１２は、各プロセッ
サ５，１０内のマイクロプログラムの命令単位の動作履
歴であり、全く同じデータである。トレース書き込み回
路８，１３は、マスタ／スレーブ制御信号２，４によ
り、それぞれトレースメモリ９及びトレーサメモリ１４
への書き込み制御を行う。
は、それぞれトレース書き込み回路８，トレース書き込
み回路１３によって編集されたトレース情報７，１２を
保持する。なお、トレース情報７，１２は、各プロセッ
サ５，１０内のマイクロプログラムの命令単位の動作履
歴であり、全く同じデータである。トレース書き込み回
路８，１３は、マスタ／スレーブ制御信号２，４によ
り、それぞれトレースメモリ９及びトレーサメモリ１４
への書き込み制御を行う。
【０００９】各トレーサ書き込み回路８，１３は、マス
タ／スレーブ制御信号２によってマスタに指示された場
合は、トレーサ制御信号４に関係なくマイクロプログラ
ムの指示通りに自トレース情報７，１２を自トレースメ
モリ９，１４へ書き込む。また、スレーブに指定された
場合は、トレーサ制御信号４が分岐命令のみのトレース
情報の書き込みを指示した場合にのみ、自トレース情報
７又は１２中の分岐命令のみを抽出して自トレースメモ
リ９又は１４に書き込む。
タ／スレーブ制御信号２によってマスタに指示された場
合は、トレーサ制御信号４に関係なくマイクロプログラ
ムの指示通りに自トレース情報７，１２を自トレースメ
モリ９，１４へ書き込む。また、スレーブに指定された
場合は、トレーサ制御信号４が分岐命令のみのトレース
情報の書き込みを指示した場合にのみ、自トレース情報
７又は１２中の分岐命令のみを抽出して自トレースメモ
リ９又は１４に書き込む。
【００１０】次に、本実施例の動作について説明する。
ここで、プロセッサ５がマスタ、プロセッサ１０がスレ
ーブであるとして、以下に説明する。
ここで、プロセッサ５がマスタ、プロセッサ１０がスレ
ーブであるとして、以下に説明する。
【００１１】この場合、マスタ／スレーブ制御回路１は
プロセッサ５のトレース書き込み回路８に対しマスタ
を、プロセッサ１０のトレース書き込み回路１３に対し
スレーブを指示するマスタ／スレーブ制御信号２を出力
している。トレーサ制御回路３は該情報処理装置の通常
動作時（運用時）に於いては、書き込み回路８及びトレ
ース書き込み回路１３に対し通常の書き込みを指示する
モード及びマイクロプログラムの書き込み制御を指示す
るトレーサ制御信号４を出力する。よって、トレーサ書
き込み回路８及びトレーサ書き込み回路１３は、マスタ
／スレーブ制御信号２に関係なく、それぞれトレーサ制
御信号４によって指示された通りのトレース情報７，１
２を各トレーサメモリ９，１４に書き込む。従って、こ
のときの各トレースメモリの内容は同一となり、両者の
つき合せ照合により二重チェックが行なえる。
プロセッサ５のトレース書き込み回路８に対しマスタ
を、プロセッサ１０のトレース書き込み回路１３に対し
スレーブを指示するマスタ／スレーブ制御信号２を出力
している。トレーサ制御回路３は該情報処理装置の通常
動作時（運用時）に於いては、書き込み回路８及びトレ
ース書き込み回路１３に対し通常の書き込みを指示する
モード及びマイクロプログラムの書き込み制御を指示す
るトレーサ制御信号４を出力する。よって、トレーサ書
き込み回路８及びトレーサ書き込み回路１３は、マスタ
／スレーブ制御信号２に関係なく、それぞれトレーサ制
御信号４によって指示された通りのトレース情報７，１
２を各トレーサメモリ９，１４に書き込む。従って、こ
のときの各トレースメモリの内容は同一となり、両者の
つき合せ照合により二重チェックが行なえる。
【００１２】次に、該情報処理装置のデバック時や障害
発生時には、トレーサ制御回路３が書き込み回路８及び
トレース書き込み回路１３に対し分岐命令のみの書き込
み制御を指示するモード及びマイクロプログラムの書き
込み制御を指示するトレーサ制御信号４を出力する。ト
レーサ書き込み回路８はマスタであるためトレーサ制御
信号４の分岐命令のみの書き込みを指示するモードに関
係なく、通常のマイクロプログラムで指示されたトレー
ス情報７をトレーサメモリ９に書き込む。一方、トレー
サ書き込み回路１３はスレーブであるため、トレーサ制
御信号４による分岐命令のみの書き込みを指示するモー
ド通りにトレーサ情報１２の中の分岐命令のみを抽出し
てトレーサメモリ１４に書き込む。なお、この場合はト
レーサ制御信号４によるマイクロプログラムの書き込み
の制御は無効となる。
発生時には、トレーサ制御回路３が書き込み回路８及び
トレース書き込み回路１３に対し分岐命令のみの書き込
み制御を指示するモード及びマイクロプログラムの書き
込み制御を指示するトレーサ制御信号４を出力する。ト
レーサ書き込み回路８はマスタであるためトレーサ制御
信号４の分岐命令のみの書き込みを指示するモードに関
係なく、通常のマイクロプログラムで指示されたトレー
ス情報７をトレーサメモリ９に書き込む。一方、トレー
サ書き込み回路１３はスレーブであるため、トレーサ制
御信号４による分岐命令のみの書き込みを指示するモー
ド通りにトレーサ情報１２の中の分岐命令のみを抽出し
てトレーサメモリ１４に書き込む。なお、この場合はト
レーサ制御信号４によるマイクロプログラムの書き込み
の制御は無効となる。
【００１３】以上のようにして、トレースメモリ９に通
常のトレース情報を保持し、またトレースメモリ１４に
はトレースメモリへの書き込みが抑止されるトレース情
報を含めた分岐命令のみのトレース情報を保持できる。
常のトレース情報を保持し、またトレースメモリ１４に
はトレースメモリへの書き込みが抑止されるトレース情
報を含めた分岐命令のみのトレース情報を保持できる。
【００１４】本実施例では、マスタ側で保持でるトレー
サメモリの容量以上のトレース情報を必要とする障害が
発生した場合や、サプルーチン等でマスタ側がトレース
メモリへの書き込みを抑止しているトレース情報を必要
とする障害が発生した場合に、スレーブ側で分岐命令単
位のトレース情報を保持しておくことにより、より多く
のトレース情報が保持でき、障害の解析が非常に容易に
なる。また、通常の障害解析、特に初期解析においても
動作の概要を把握する為に有効である。
サメモリの容量以上のトレース情報を必要とする障害が
発生した場合や、サプルーチン等でマスタ側がトレース
メモリへの書き込みを抑止しているトレース情報を必要
とする障害が発生した場合に、スレーブ側で分岐命令単
位のトレース情報を保持しておくことにより、より多く
のトレース情報が保持でき、障害の解析が非常に容易に
なる。また、通常の障害解析、特に初期解析においても
動作の概要を把握する為に有効である。
【００１５】なお、以上の実施例における分岐命令の代
りに他の命令を用いてトレース態様の切り替えを行って
もよい。
りに他の命令を用いてトレース態様の切り替えを行って
もよい。
【００１６】また、以上の実施例においては、トレーサ
制御信号４によって、分岐命令のみの書き込み制御を指
示するようにしているが、これに代って、他の態様、例
えば、マスタ側は通常動作時と同一の態様でトレースを
続行し、スレーブ側では障害発生時でトレースを停止
し、その時のトレース情報を保持するようにしてもよ
い。このような実施例では、マスタ側ではデバッグ時に
おけるトレース情報が得られる一方、スレーブ側には障
害発生時点までのトレース情報が残置されるので、障害
解析に便宜である。
制御信号４によって、分岐命令のみの書き込み制御を指
示するようにしているが、これに代って、他の態様、例
えば、マスタ側は通常動作時と同一の態様でトレースを
続行し、スレーブ側では障害発生時でトレースを停止
し、その時のトレース情報を保持するようにしてもよ
い。このような実施例では、マスタ側ではデバッグ時に
おけるトレース情報が得られる一方、スレーブ側には障
害発生時点までのトレース情報が残置されるので、障害
解析に便宜である。
【００１７】さらに、マスタ側とスレーブ側の如何を問
わず、交互に一方のプロセッサのみがトレースを行い、
他のプロセッサは待機しているような実施例も容易に考
えられる。トレースの引継ぎは、トレースメモリの容量
のオーバーフロー時とするのが良い。
わず、交互に一方のプロセッサのみがトレースを行い、
他のプロセッサは待機しているような実施例も容易に考
えられる。トレースの引継ぎは、トレースメモリの容量
のオーバーフロー時とするのが良い。
【００１８】この実施例は、２つのトレースメモリにま
たがって、トレース情報をトレースしていくので、トレ
ースメモリの容量を超える長大なトレース情報の記録に
好適である。
たがって、トレース情報をトレースしていくので、トレ
ースメモリの容量を超える長大なトレース情報の記録に
好適である。
【００１９】
【発明の効果】本発明は、通常動作時には各プロセッサ
で同じトレース情報をトレースして二重チェックを行う
一方、デバック時ないしは障害発生時には２つのプロセ
ッサで異なる態様でのトレースを実行することにより、
障害解析等の目的内容に応じたトレース情報を得ること
ができるという効果を有する。
で同じトレース情報をトレースして二重チェックを行う
一方、デバック時ないしは障害発生時には２つのプロセ
ッサで異なる態様でのトレースを実行することにより、
障害解析等の目的内容に応じたトレース情報を得ること
ができるという効果を有する。
【図１】本発明の一実施例のブロック図である。
１ マスタ／スレーブ制御回路 ２ マスタ／スレーブ制御信号 ３ トレース制御回路 ４ トレース制御信号 ５ プロセッサ ６ トレース部 ７ トレース情報 ８ トレーサ書き込み回路 ９ トレーサメモリ １０ プロセッサ １１ トレース部 １２ トレース情報 １３ トレーサ書き込み回路 １４ トレーサメモリ。
Claims (6)
- 【請求項１】 同構成の２つのプロセッサが、通常動作
時には、内部情報のトレースメモリへのトレースをも含
めて同じ態様で動作するが、所定の場合には、前記２つ
のプロセッサにおいて前記トレースが相互に異なる態様
となることを特徴とする二重化チェック方式を採用した
情報処理装置。 - 【請求項２】 前記所定の場合が、当該情報処理装置の
デバック時ないしは障害発生時であることを特徴とする
請求項１記載の情報処理装置。 - 【請求項３】 前記異なる態様が、前記通常動作時にお
けるトレースと同様のトレースの続行と、前記通常動作
におけるトレースの停止であることを特徴とする請求項
１記載の情報処理装置。 - 【請求項４】 前記異なる態様が、前記通常動作時にお
けるトレースと同様のトレースの続行と、該トレースに
よる当該トレースメモリのオーバーフローの待機および
前記続行の引継ぎであって、前記２つのプロセッサが交
互に、前記通常動作時におけるトレースを実行すること
を特徴とする請求項１記載の情報処理装置。 - 【請求項５】 前記２つのプロセッサがマスタとスレー
ブの関係にあり、 マスタ／スレーブの切り換えを指示するマスタ／スレー
ブ制御信号を出力するマスタ／スレーブ制御回路と、前
記各プロセッサに対し前記態様を指定するように、トレ
ースの動作を制御するトレース制御信号を出力するトレ
ーサ制御回路と、前記マスタ／スレーブ制御信号と前記
トレース制御信号により、２つのプロセッサが同じトレ
ース情報を前記トレースメモリに書き込み、又はスレー
ブプロセッサでは、トレース情報のうちの所定の命令に
対応するトレース情報のみを前記トレースメモリへ書き
込みを行うトレース書き込み回路を設けたことを特徴と
するトレース制御装置を有する請求項１記載の情報処理
装置。 - 【請求項６】 前記所定の命令が分岐命令であることを
特徴とする請求項５記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7272790A JPH09114695A (ja) | 1995-10-20 | 1995-10-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7272790A JPH09114695A (ja) | 1995-10-20 | 1995-10-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114695A true JPH09114695A (ja) | 1997-05-02 |
Family
ID=17518783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7272790A Pending JPH09114695A (ja) | 1995-10-20 | 1995-10-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8364930B2 (en) | 2008-03-07 | 2013-01-29 | Kabushiki Kaisha Toshiba | Information processing apparatus and storage drive adapted to perform fault analysis by maintenance of tracing information |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118351A (en) * | 1975-04-11 | 1976-10-18 | Hitachi Ltd | Operation history output systum in duplex system computer |
| JPS55129851A (en) * | 1979-03-29 | 1980-10-08 | Nippon Signal Co Ltd:The | Leading method of central processing unit |
| JPS5844544A (ja) * | 1981-09-09 | 1983-03-15 | Anritsu Corp | マルチプロセツサトレ−ス回路 |
| JPS6224337A (ja) * | 1985-07-24 | 1987-02-02 | Mitsubishi Electric Corp | 信号トレ−ス装置 |
| JPH01125633A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | マルチプロセッサシステムのデバッグ法 |
| JPH02146640A (ja) * | 1988-11-29 | 1990-06-05 | Fujitsu Ltd | システム構成監視方式 |
| JPH05165681A (ja) * | 1991-12-13 | 1993-07-02 | Nec Corp | 状態履歴装置 |
-
1995
- 1995-10-20 JP JP7272790A patent/JPH09114695A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118351A (en) * | 1975-04-11 | 1976-10-18 | Hitachi Ltd | Operation history output systum in duplex system computer |
| JPS55129851A (en) * | 1979-03-29 | 1980-10-08 | Nippon Signal Co Ltd:The | Leading method of central processing unit |
| JPS5844544A (ja) * | 1981-09-09 | 1983-03-15 | Anritsu Corp | マルチプロセツサトレ−ス回路 |
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| JPH01125633A (ja) * | 1987-11-11 | 1989-05-18 | Fujitsu Ltd | マルチプロセッサシステムのデバッグ法 |
| JPH02146640A (ja) * | 1988-11-29 | 1990-06-05 | Fujitsu Ltd | システム構成監視方式 |
| JPH05165681A (ja) * | 1991-12-13 | 1993-07-02 | Nec Corp | 状態履歴装置 |
Cited By (1)
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|---|---|---|---|---|
| US8364930B2 (en) | 2008-03-07 | 2013-01-29 | Kabushiki Kaisha Toshiba | Information processing apparatus and storage drive adapted to perform fault analysis by maintenance of tracing information |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980707 |