JPH09167119A - パリティチェック装置 - Google Patents
パリティチェック装置Info
- Publication number
- JPH09167119A JPH09167119A JP7328499A JP32849995A JPH09167119A JP H09167119 A JPH09167119 A JP H09167119A JP 7328499 A JP7328499 A JP 7328499A JP 32849995 A JP32849995 A JP 32849995A JP H09167119 A JPH09167119 A JP H09167119A
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- JP
- Japan
- Prior art keywords
- data
- parity
- memory
- reading
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 パリティ生成／判定回路ではメモリからデー
タを読み出すときにパリティチェックを行うため、稀に
発生するデータ書込み回路不良や、パリティ生成不良を
的確に捕らえることが困難であった。 【解決手段】 パリティ障害検出回路４は、ＣＰＵ１か
らメモリ２へのデータの書込み時のアドレス及び制御信
号を記憶保持しておき、データ書込み直後に当該データ
をメモリから読み出し、この読み出しでパリティ生成／
判定回路３にパリティエラーが発生したときに読み出し
たデータを記憶保持しておくことにより、パリティエラ
ーの発生状況を的確に捕らえる。また、パリティ障害検
出回路は、アドレスデータ及び制御信号を設定してお
き、この設定したデータ及び制御信号に一致するデータ
書込みのタイミングでデータを読み出して記憶保持する
ことでパリティエラーの発生状況を再現する。
タを読み出すときにパリティチェックを行うため、稀に
発生するデータ書込み回路不良や、パリティ生成不良を
的確に捕らえることが困難であった。 【解決手段】 パリティ障害検出回路４は、ＣＰＵ１か
らメモリ２へのデータの書込み時のアドレス及び制御信
号を記憶保持しておき、データ書込み直後に当該データ
をメモリから読み出し、この読み出しでパリティ生成／
判定回路３にパリティエラーが発生したときに読み出し
たデータを記憶保持しておくことにより、パリティエラ
ーの発生状況を的確に捕らえる。また、パリティ障害検
出回路は、アドレスデータ及び制御信号を設定してお
き、この設定したデータ及び制御信号に一致するデータ
書込みのタイミングでデータを読み出して記憶保持する
ことでパリティエラーの発生状況を再現する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータにお
けるメモリへの書込み／読み出しデータのパリティチェ
ック装置に関する。
けるメモリへの書込み／読み出しデータのパリティチェ
ック装置に関する。
【０００２】
【従来の技術】従来のパリティチェックは、図３に示す
構成にされている。ＣＰＵ１などのデバイスからメモリ
２にデータを書込み／読み出すには、メモリ２に対して
アドレスとリード・ライト制御信号をセットし、該当す
るアドレスからデータバス上にデータを読み出し、又は
メモリ２の該当するアドレスにデータを書込む。
構成にされている。ＣＰＵ１などのデバイスからメモリ
２にデータを書込み／読み出すには、メモリ２に対して
アドレスとリード・ライト制御信号をセットし、該当す
るアドレスからデータバス上にデータを読み出し、又は
メモリ２の該当するアドレスにデータを書込む。
【０００３】このようなメモリアクセスにおいて、パリ
ティエラーチェックは、メモリ２からデータを読み出す
際にパリティ生成／判定回路３により行われる。
ティエラーチェックは、メモリ２からデータを読み出す
際にパリティ生成／判定回路３により行われる。
【０００４】パリティ生成／判定回路３は、ＣＰＵ１か
らメモリ２へのデータ書込みの際のデータをデータバス
から読み込み、このデータに対してパリティビットを生
成してメモリ２への書込みデータと平行して書込む。
らメモリ２へのデータ書込みの際のデータをデータバス
から読み込み、このデータに対してパリティビットを生
成してメモリ２への書込みデータと平行して書込む。
【０００５】パリティ判定は、メモリ２からデータを読
み出したときに当該データとそのパリティビットからエ
ラーの有無を判定し、エラーがあるとＣＰＵ１にその情
報を与える。
み出したときに当該データとそのパリティビットからエ
ラーの有無を判定し、エラーがあるとＣＰＵ１にその情
報を与える。
【０００６】
【発明が解決しようとする課題】従来のパリティチェッ
クは、メモリ２からデータを読み出すタイミングでなさ
れる。
クは、メモリ２からデータを読み出すタイミングでなさ
れる。
【０００７】このような判定タイミングでは、稀に発生
するデータ書込み回路不良や、パリティ生成／判定回路
３のパリティ生成又は判定不良を的確に捕らえることが
困難であった。すなわち、パリティやデータの不具合
は、実際にそのデータを読み出すまで検出できない。
するデータ書込み回路不良や、パリティ生成／判定回路
３のパリティ生成又は判定不良を的確に捕らえることが
困難であった。すなわち、パリティやデータの不具合
は、実際にそのデータを読み出すまで検出できない。
【０００８】そして、パリティエラーの発生時に原因を
究明するには、プログラムカウンタやステータス等から
プログラムの動作を推測し、カット＆トライによって不
具合タイミングを捕らえることになり、原因究明に多く
の時間を要する。
究明するには、プログラムカウンタやステータス等から
プログラムの動作を推測し、カット＆トライによって不
具合タイミングを捕らえることになり、原因究明に多く
の時間を要する。
【０００９】本発明の目的は、パリティエラー発生時の
状況を的確に捕らえることができるパリティチェック装
置を提供することにある。
状況を的確に捕らえることができるパリティチェック装
置を提供することにある。
【００１０】本発明の他の目的は、パリティエラー発生
時の状況を再現してエラー原因の究明を容易にするパリ
ティチェック装置を提供することにある。
時の状況を再現してエラー原因の究明を容易にするパリ
ティチェック装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、メモリへのデ
ータ書込みにパリティビットを生成して該メモリにデー
タと共に書込み、該メモリからのデータ読み出しに際し
てパリティエラーの有無を判定するパリティ生成／判定
回路を備えたパリティチェック装置において、前記メモ
リへのデータの書込み直後に該データをメモリから読み
出し、前記パリティ生成／判定回路にパリティエラーが
発生したときに読み出したデータを記憶保持し、かつ読
み出しの際のアドレスデータ及び制御信号を記憶保持す
るパリティ障害検出回路を備えたことを特徴とする。
ータ書込みにパリティビットを生成して該メモリにデー
タと共に書込み、該メモリからのデータ読み出しに際し
てパリティエラーの有無を判定するパリティ生成／判定
回路を備えたパリティチェック装置において、前記メモ
リへのデータの書込み直後に該データをメモリから読み
出し、前記パリティ生成／判定回路にパリティエラーが
発生したときに読み出したデータを記憶保持し、かつ読
み出しの際のアドレスデータ及び制御信号を記憶保持す
るパリティ障害検出回路を備えたことを特徴とする。
【００１２】また、前記パリティ障害検出回路は、前記
アドレスデータ及び制御信号を設定しておき、この設定
したデータ及び制御信号に一致するデータ書込みのタイ
ミングでデータを読み出して記憶保持する手段を備えた
ことを特徴とする。
アドレスデータ及び制御信号を設定しておき、この設定
したデータ及び制御信号に一致するデータ書込みのタイ
ミングでデータを読み出して記憶保持する手段を備えた
ことを特徴とする。
【００１３】
【発明の実施の形態】図１は、本発明の実施形態を示す
パリティチェックのための構成図である。同図が図３と
異なる部分は、パリティ障害検出回路４を設けた点にあ
る。
パリティチェックのための構成図である。同図が図３と
異なる部分は、パリティ障害検出回路４を設けた点にあ
る。
【００１４】パリティ障害検出回路４は、ＣＰＵ１から
メモリ２への制御信号を常時監視しており、ＣＰＵ１が
メモリ２へデータを書込んだ直後のタイミングで同じア
ドレスのデータ（パリティビットも含む）をメモリ２か
ら読み込み、この読み込みにパリティエラーが発生した
時に読み込んだデータ及びアドレスと制御信号を記憶保
持する機能を備える。
メモリ２への制御信号を常時監視しており、ＣＰＵ１が
メモリ２へデータを書込んだ直後のタイミングで同じア
ドレスのデータ（パリティビットも含む）をメモリ２か
ら読み込み、この読み込みにパリティエラーが発生した
時に読み込んだデータ及びアドレスと制御信号を記憶保
持する機能を備える。
【００１５】また、パリティ障害検出回路は、データ書
込みの際のアドレスデータ及び制御信号を設定してお
き、この設定したデータ及び制御信号に一致するデータ
書込みのタイミングでデータを読み出して記憶保持する
手段を備える。
込みの際のアドレスデータ及び制御信号を設定してお
き、この設定したデータ及び制御信号に一致するデータ
書込みのタイミングでデータを読み出して記憶保持する
手段を備える。
【００１６】図２は、パリティ障害検出回路４の機能ブ
ロックを示す。バスアドレス監視・保持回路４1は、ア
ドレスバス上のアドレスデータを入出力及び記憶保持す
る機能と、記憶保持するアドレスデータとアドレスバス
上の現在のアドレスデータとの比較で一致出力を得る機
能をもつ。
ロックを示す。バスアドレス監視・保持回路４1は、ア
ドレスバス上のアドレスデータを入出力及び記憶保持す
る機能と、記憶保持するアドレスデータとアドレスバス
上の現在のアドレスデータとの比較で一致出力を得る機
能をもつ。
【００１７】制御信号監視・保持回路４2は、制御信号
バス上の制御信号を入出力及び記憶保持する機能と、記
憶保持する制御信号と制御信号バス上の現在の制御信号
との比較で一致出力を得る機能をもつ。
バス上の制御信号を入出力及び記憶保持する機能と、記
憶保持する制御信号と制御信号バス上の現在の制御信号
との比較で一致出力を得る機能をもつ。
【００１８】バス制御回路４3は、制御信号バスのうち
のメモリ書込み信号を得た直後にバス使用要求の制御信
号を発生し、この要求によりバス使用権を得てメモリ２
からのデータ読み出しを行い、読み出したデータ（パリ
ティビットも含む）をデータ保持回路４4に取り込む。
のメモリ書込み信号を得た直後にバス使用要求の制御信
号を発生し、この要求によりバス使用権を得てメモリ２
からのデータ読み出しを行い、読み出したデータ（パリ
ティビットも含む）をデータ保持回路４4に取り込む。
【００１９】このデータ読み出しに際して、バス制御回
路４3は、データ書込みの際のアドレスデータ及び制御
信号をそれぞれ回路４1、４2に記憶し、データ読み出し
に際して記憶するアドレスデータを発生及び読み出し制
御信号を発生する。
路４3は、データ書込みの際のアドレスデータ及び制御
信号をそれぞれ回路４1、４2に記憶し、データ読み出し
に際して記憶するアドレスデータを発生及び読み出し制
御信号を発生する。
【００２０】また、バス制御回路４3は、データ読み出
しに対して、パリティ生成／判定回路３のパリティ判定
にエラーが発生したとき、このエラー信号には読み出し
たデータをデータ保持回路４4に記憶・保持させる。
しに対して、パリティ生成／判定回路３のパリティ判定
にエラーが発生したとき、このエラー信号には読み出し
たデータをデータ保持回路４4に記憶・保持させる。
【００２１】従って、ＣＰＵ１からメモリ２へのデータ
の書込んだ直後には、バス制御回路４3による同じアド
レスのデータをメモリ２から読み出し、この読み出しに
エラーが発生したときにデータ保持回路４4にデータ及
びパリティビットを記憶保持することができる。
の書込んだ直後には、バス制御回路４3による同じアド
レスのデータをメモリ２から読み出し、この読み出しに
エラーが発生したときにデータ保持回路４4にデータ及
びパリティビットを記憶保持することができる。
【００２２】これにより、メモリ２への書込みから読み
出しまでのタイムラグを発生することなく、パリティエ
ラーチェックができる。しかも、稀にしか発生しないデ
ータ書込みの回路不良やパリティ生成不良によるパリテ
ィエラーの状況を的確に捕らえることができる。
出しまでのタイムラグを発生することなく、パリティエ
ラーチェックができる。しかも、稀にしか発生しないデ
ータ書込みの回路不良やパリティ生成不良によるパリテ
ィエラーの状況を的確に捕らえることができる。
【００２３】また、パリティエラー発生時のアドレスデ
ータ及び制御信号を回路４1、４2に記憶保持しておくこ
とができ、パリティエラー発生時の状況を容易に知るこ
とができる。
ータ及び制御信号を回路４1、４2に記憶保持しておくこ
とができ、パリティエラー発生時の状況を容易に知るこ
とができる。
【００２４】さらに、本実施形態では、メモリのアドレ
ス空間及び書込みモードを指定してパリティエラーの発
生の状況を再現することも可能とする。この監視には、
監視しようとするアドレスデータと制御信号をバスアド
レス監視・保持回路４1及び制御信号監視・保持回路４2
に設定しておき、ＣＰＵ１によるデータ書込み時のアド
レスが回路４1に記憶するアドレスと一致し、かつ制御
信号が回路４2に記憶するステータスと一致したことを
それぞれ回路４1、４2で検出し、これら両回路による一
致検出を一致判定回路４5で判定し、この一致判定でバ
ス制御回路４3がバス使用要求を発生することで実現さ
れる。
ス空間及び書込みモードを指定してパリティエラーの発
生の状況を再現することも可能とする。この監視には、
監視しようとするアドレスデータと制御信号をバスアド
レス監視・保持回路４1及び制御信号監視・保持回路４2
に設定しておき、ＣＰＵ１によるデータ書込み時のアド
レスが回路４1に記憶するアドレスと一致し、かつ制御
信号が回路４2に記憶するステータスと一致したことを
それぞれ回路４1、４2で検出し、これら両回路による一
致検出を一致判定回路４5で判定し、この一致判定でバ
ス制御回路４3がバス使用要求を発生することで実現さ
れる。
【００２５】
【発明の効果】以上のとおり、本発明によれば、メモリ
へのデータの書込み直後に該データをメモリから読み出
し、パリティ生成／判定回路にパリティエラーが発生し
たときに読み出したデータを記憶保持し、かつ読み出し
の際のアドレスデータ及び制御信号を記憶保持するパリ
ティ障害検出回路を備えたため、パリティエラー発生時
の状況を的確に捕らえることができ、稀にしか発生しな
いデータ書込み回路不良やパリティ生成回路不良の原因
究明を容易にする効果がある。
へのデータの書込み直後に該データをメモリから読み出
し、パリティ生成／判定回路にパリティエラーが発生し
たときに読み出したデータを記憶保持し、かつ読み出し
の際のアドレスデータ及び制御信号を記憶保持するパリ
ティ障害検出回路を備えたため、パリティエラー発生時
の状況を的確に捕らえることができ、稀にしか発生しな
いデータ書込み回路不良やパリティ生成回路不良の原因
究明を容易にする効果がある。
【００２６】また、本発明によれば、アドレスデータ及
び制御信号を設定しておき、この設定したデータ及び制
御信号に一致するデータ書込みのタイミングでデータを
読み出して記憶保持する手段を備えたため、パリティエ
ラーの発生状況を再現してその原因究明を容易にする効
果がある。
び制御信号を設定しておき、この設定したデータ及び制
御信号に一致するデータ書込みのタイミングでデータを
読み出して記憶保持する手段を備えたため、パリティエ
ラーの発生状況を再現してその原因究明を容易にする効
果がある。
【図１】本発明の実施形態を示すパリティチェック装置
の構成図。
の構成図。
【図２】実施形態におけるパリティ障害検出回路のブロ
ック図。
ック図。
【図３】従来のパリティチェック装置の構成図。
１…ＣＰＵ ２…メモリ ３…パリティ生成／判定回路 ４…パリティ障害検出回路 ４1…バスアドレス監視・保持回路 ４2…制御信号監視・保持回路 ４3…バス制御回路 ４4…データ保持回路 ４5…一致判定回路
Claims (2)
- 【請求項１】 メモリへのデータ書込みにパリティビッ
トを生成して該メモリにデータと共に書込み、該メモリ
からのデータ読み出しに際してパリティエラーの有無を
判定するパリティ生成／判定回路を備えたパリティチェ
ック装置において、 前記メモリへのデータの書込み直後に該データをメモリ
から読み出し、前記パリティ生成／判定回路にパリティ
エラーが発生したときに読み出したデータを記憶保持
し、かつ読み出しの際のアドレスデータ及び制御信号を
記憶保持するパリティ障害検出回路を備えたことを特徴
とするパリティチェック装置。 - 【請求項２】 前記パリティ障害検出回路は、前記アド
レスデータ及び制御信号を設定しておき、この設定した
データ及び制御信号に一致するデータ書込みのタイミン
グでデータを読み出して記憶保持する手段を備えたこと
を特徴とする請求項１記載のパリティチェック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328499A JPH09167119A (ja) | 1995-12-18 | 1995-12-18 | パリティチェック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328499A JPH09167119A (ja) | 1995-12-18 | 1995-12-18 | パリティチェック装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167119A true JPH09167119A (ja) | 1997-06-24 |
Family
ID=18210971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328499A Pending JPH09167119A (ja) | 1995-12-18 | 1995-12-18 | パリティチェック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167119A (ja) |
-
1995
- 1995-12-18 JP JP7328499A patent/JPH09167119A/ja active Pending
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