JPH09190962A - 半導体装置、レチクル、および投影露光方法 - Google Patents
半導体装置、レチクル、および投影露光方法Info
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- JPH09190962A JPH09190962A JP193796A JP193796A JPH09190962A JP H09190962 A JPH09190962 A JP H09190962A JP 193796 A JP193796 A JP 193796A JP 193796 A JP193796 A JP 193796A JP H09190962 A JPH09190962 A JP H09190962A
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- G03F7/20—Exposure; Apparatus therefor
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 つなぎ露光により形成される半導体装置の素
子のレイアウトの自由度を向上させる。 【解決手段】 所望の回路を、非直線形状の境界によ
り、２つの分割領域７０，７１に分割し、それぞれの領
域に含まれる回路パターンを有するレチクルを作成し、
これらのレチクルをつなぎ露光することにより、所望の
回路を有する半導体装置装置を形成する。
子のレイアウトの自由度を向上させる。 【解決手段】 所望の回路を、非直線形状の境界によ
り、２つの分割領域７０，７１に分割し、それぞれの領
域に含まれる回路パターンを有するレチクルを作成し、
これらのレチクルをつなぎ露光することにより、所望の
回路を有する半導体装置装置を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、レチ
クル、および投影露光方法に関し、特に、所望の回路を
複数の領域に分割し、これらをつなぎ露光することによ
り形成される半導体装置、レチクル、および投影露光方
法に関する。
クル、および投影露光方法に関し、特に、所望の回路を
複数の領域に分割し、これらをつなぎ露光することによ
り形成される半導体装置、レチクル、および投影露光方
法に関する。
【０００２】
【従来の技術】多数の能動素子（トランジスタやＦＥＴ
など）や、受動素子（抵抗やコンデンサなど）を半導体
基板上に集積形成したＩＣ（Integrated Circuit）は、
電子回路や、電子回路を含む装置の形状を小型化するた
めに大きな役割を果たしてきた。
など）や、受動素子（抵抗やコンデンサなど）を半導体
基板上に集積形成したＩＣ（Integrated Circuit）は、
電子回路や、電子回路を含む装置の形状を小型化するた
めに大きな役割を果たしてきた。
【０００３】近年では、回路の更なる高機能化、低消費
電力化、処理速度の向上などのために、より多数の能動
素子および受動素子（以下、単に素子という）を集積す
ることが行われている。
電力化、処理速度の向上などのために、より多数の能動
素子および受動素子（以下、単に素子という）を集積す
ることが行われている。
【０００４】このため、パターンの微細化が精力的に進
められている。しかし、それ以上にＩＣの高集積化が要
求されるため、素子の形成される半導体基板の面積（チ
ップサイズ）をこれまでよりも大きくし、更に多くの素
子を一つのＩＣに集積させることが行われつつある。
められている。しかし、それ以上にＩＣの高集積化が要
求されるため、素子の形成される半導体基板の面積（チ
ップサイズ）をこれまでよりも大きくし、更に多くの素
子を一つのＩＣに集積させることが行われつつある。
【０００５】例えば、従来のＮＴＳＣ（National Telev
ision System Committee）方式のＣＣＤ（Charge Coupl
ed Device）などの撮像装置は、約４０万個の受光素子
を集積しているが、ＨＤＴＶ（High Density Televisio
n）規格の高精細度撮像装置を形成するためには、約２
００万個の受光素子を集積する必要が生ずる。
ision System Committee）方式のＣＣＤ（Charge Coupl
ed Device）などの撮像装置は、約４０万個の受光素子
を集積しているが、ＨＤＴＶ（High Density Televisio
n）規格の高精細度撮像装置を形成するためには、約２
００万個の受光素子を集積する必要が生ずる。
【０００６】このような高精細度撮像装置は、非常に多
くの素子を集積するため、個々の素子を可能な限り微細
化した場合でも、前述のＮＴＳＣ方式のＣＣＤと比較し
て撮像装置のサイズは大きくなる。
くの素子を集積するため、個々の素子を可能な限り微細
化した場合でも、前述のＮＴＳＣ方式のＣＣＤと比較し
て撮像装置のサイズは大きくなる。
【０００７】半導体装置は一般的にフォトリソグラフィ
技術によって製造される。フォトリソグラフィでは、先
ず、素子や配線などの所望のパターンを含むレチクル
（マスク）を介して、半導体基板上に塗布されたレジス
トに光を照射し、レジストを所望のパターンに露光す
る。そして、得られたレジスト膜を保護膜としてエッチ
ングやイオン注入を行うことにより所望の回路を形成す
る。
技術によって製造される。フォトリソグラフィでは、先
ず、素子や配線などの所望のパターンを含むレチクル
（マスク）を介して、半導体基板上に塗布されたレジス
トに光を照射し、レジストを所望のパターンに露光す
る。そして、得られたレジスト膜を保護膜としてエッチ
ングやイオン注入を行うことにより所望の回路を形成す
る。
【０００８】このようなフォトリソグラフィ技術におい
て、半導体基板上に塗布されたレジストを露光するに
は、露光装置が用いられる。露光装置は、紫外線源など
から放射される光を、レチクルを介して半導体基板上に
照射する装置である。
て、半導体基板上に塗布されたレジストを露光するに
は、露光装置が用いられる。露光装置は、紫外線源など
から放射される光を、レチクルを介して半導体基板上に
照射する装置である。
【０００９】図９に示すように、露光装置が光を照射す
ることができる最大露光領域１０は、装置によって決ま
っている。従って、例えば、前述の高精細度撮像装置の
ようにサイズの大きな半導体装置を形成する場合、レチ
クル１１のサイズが最大露光領域１０のサイズを越える
場合が生ずる。
ることができる最大露光領域１０は、装置によって決ま
っている。従って、例えば、前述の高精細度撮像装置の
ようにサイズの大きな半導体装置を形成する場合、レチ
クル１１のサイズが最大露光領域１０のサイズを越える
場合が生ずる。
【００１０】このような場合、レチクルを複数に分割
し、それぞれのレチクルをつなぎ合わせながら順次露光
することにより所望の半導体装置を形成するつなぎ露光
が行われる。
し、それぞれのレチクルをつなぎ合わせながら順次露光
することにより所望の半導体装置を形成するつなぎ露光
が行われる。
【００１１】図１０は、前述の高精細度撮像装置をつな
ぎ露光により製造する場合の分割の一態様を示す図であ
る。高精細度撮像装置は、入射光を対応する電気信号に
変換する受光部２０、受光部２０を構成する受光素子
（図示しない）を、水平方向に走査する水平走査回路２
１、垂直方向に走査する垂直走査回路２２，２３、およ
び、受光部２０を駆動するためのリセット／定電流／バ
イアス回路２４より構成されている。これらの回路を含
む撮像装置を形成するためには、境界線Ｈ−Ｈ’により
回路を左右に２分割し、それぞれの回路パターンを含む
２枚のレチクルにより２回に分けて露光を行う。
ぎ露光により製造する場合の分割の一態様を示す図であ
る。高精細度撮像装置は、入射光を対応する電気信号に
変換する受光部２０、受光部２０を構成する受光素子
（図示しない）を、水平方向に走査する水平走査回路２
１、垂直方向に走査する垂直走査回路２２，２３、およ
び、受光部２０を駆動するためのリセット／定電流／バ
イアス回路２４より構成されている。これらの回路を含
む撮像装置を形成するためには、境界線Ｈ−Ｈ’により
回路を左右に２分割し、それぞれの回路パターンを含む
２枚のレチクルにより２回に分けて露光を行う。
【００１２】このようなつなぎ露光により半導体装置を
製造する場合、それぞれのレチクルが相互に正確につな
ぎ合わされるようにする必要がある。
製造する場合、それぞれのレチクルが相互に正確につな
ぎ合わされるようにする必要がある。
【００１３】例えば、図１０に示す境界線Ｈ−Ｈ’を横
切る配線を形成する場合、左右２つのレチクルに形成さ
れている配線のパターンが、半導体基板上で正確に重な
るように、レチクルと半導体基板との相対的な位置を調
節しなければならない。
切る配線を形成する場合、左右２つのレチクルに形成さ
れている配線のパターンが、半導体基板上で正確に重な
るように、レチクルと半導体基板との相対的な位置を調
節しなければならない。
【００１４】しかしながら、実際には重ね合わせる際に
多少の誤差が生ずる。そこで、この誤差を吸収するため
に、図１１（ａ）に示すように、レチクルの配線パター
ン３０，３１の長さ方向（図１０の左右方向に対応す
る）に長さＬ、また、幅方向（図１０の上下方向に対応
する）に幅Ｗだけ配線パターンよりも大きいアライメン
ト誤差補償用のパターン３２を付加する。そして、図１
１（ｂ）に示すように、アライメント誤差補償用のパタ
ーン３２が相互に重なる（左右の配線パターン３０，３
１が相互にＬだけオーバーラップする）ように露光する
ことで、アライメント誤差により、配線が断線すること
を防ぐことができる。
多少の誤差が生ずる。そこで、この誤差を吸収するため
に、図１１（ａ）に示すように、レチクルの配線パター
ン３０，３１の長さ方向（図１０の左右方向に対応す
る）に長さＬ、また、幅方向（図１０の上下方向に対応
する）に幅Ｗだけ配線パターンよりも大きいアライメン
ト誤差補償用のパターン３２を付加する。そして、図１
１（ｂ）に示すように、アライメント誤差補償用のパタ
ーン３２が相互に重なる（左右の配線パターン３０，３
１が相互にＬだけオーバーラップする）ように露光する
ことで、アライメント誤差により、配線が断線すること
を防ぐことができる。
【００１５】なお、配線パターン３０，３１の幅方向に
幅Ｗのアライメント誤差補償用パターン３２を設ける理
由は、接続部分は２重露光されるので、線幅が細くなり
易く、これを防止するためである。
幅Ｗのアライメント誤差補償用パターン３２を設ける理
由は、接続部分は２重露光されるので、線幅が細くなり
易く、これを防止するためである。
【００１６】例えば、縮小型投影露光装置（レチクルを
透過した光を縮小して半導体基板を露光する装置）を用
いてつなぎ露光する場合、ウエハの位置を決定するため
のアライメントマークが理想的な場合（マークのエッジ
が正確に検出できる場合）、レチクルの重ね合わせ誤差
は半導体基板上で０．１μｍ以下になるように位置制御
することができる。従って、アライメント誤差補償用の
パターン３２のＬおよびＷは、半導体基板上で０．１乃
至０．３μｍとなるようにレチクルを形成するのが一般
的である。
透過した光を縮小して半導体基板を露光する装置）を用
いてつなぎ露光する場合、ウエハの位置を決定するため
のアライメントマークが理想的な場合（マークのエッジ
が正確に検出できる場合）、レチクルの重ね合わせ誤差
は半導体基板上で０．１μｍ以下になるように位置制御
することができる。従って、アライメント誤差補償用の
パターン３２のＬおよびＷは、半導体基板上で０．１乃
至０．３μｍとなるようにレチクルを形成するのが一般
的である。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
つなぎ露光においては、図１０に示すように、つなぎ露
光により接続される部分（回路を分割する境界線Ｈ−
Ｈ’）が直線形状になるように設計されていた。従っ
て、例えば図１２に示すようにＡ−Ａ’を接続部分とす
るようにＭＯＳ−ＦＥＴ５０乃至５７、および、配線７
０乃至７９を含む回路を配置する場合、Ａ−Ａ’を結ぶ
直線上に、ＭＯＳ−ＦＥＴ５０乃至５７などの能動素子
や、その他の受動素子（図示しない）を形成することが
できないという課題があった。
つなぎ露光においては、図１０に示すように、つなぎ露
光により接続される部分（回路を分割する境界線Ｈ−
Ｈ’）が直線形状になるように設計されていた。従っ
て、例えば図１２に示すようにＡ−Ａ’を接続部分とす
るようにＭＯＳ−ＦＥＴ５０乃至５７、および、配線７
０乃至７９を含む回路を配置する場合、Ａ−Ａ’を結ぶ
直線上に、ＭＯＳ−ＦＥＴ５０乃至５７などの能動素子
や、その他の受動素子（図示しない）を形成することが
できないという課題があった。
【００１８】その結果、能動素子、受動素子、および配
線などのレイアウトに制約が生じ、半導体装置を小型化
することが困難になるという課題もあった。
線などのレイアウトに制約が生じ、半導体装置を小型化
することが困難になるという課題もあった。
【００１９】本発明は以上のような状況に鑑みなされた
ものであり、つなぎ露光により半導体装置を形成する際
に、接続部分における素子のレイアウトの制限を緩和
し、もって半導体装置を更に小型化することができるよ
うにするためのものである。
ものであり、つなぎ露光により半導体装置を形成する際
に、接続部分における素子のレイアウトの制限を緩和
し、もって半導体装置を更に小型化することができるよ
うにするためのものである。
【００２０】
【課題を解決するための手段】請求項１に記載の半導体
装置は、第１のレチクルにより第１のパターンを半導体
基板上に露光形成し、第２のレチクルにより、第１のパ
ターンの一部分と相互に接続するように第２のパターン
を半導体基板上に露光形成することにより得られる半導
体装置において、第１および第２のパターンが相互に接
続する部分が非直線形状とされていることを特徴とす
る。
装置は、第１のレチクルにより第１のパターンを半導体
基板上に露光形成し、第２のレチクルにより、第１のパ
ターンの一部分と相互に接続するように第２のパターン
を半導体基板上に露光形成することにより得られる半導
体装置において、第１および第２のパターンが相互に接
続する部分が非直線形状とされていることを特徴とす
る。
【００２１】請求項６に記載のレチクルは、他のレチク
ルにより露光形成された他のパターンの一部分と相互に
接続するように、所定のパターンを半導体基板上に露光
形成するレチクルにおいて、半導体基板上に露光形成さ
れる所定のパターンを、他のパターンと非直線形状の接
続部分を介して接続させるための部分を備えることを特
徴とする。
ルにより露光形成された他のパターンの一部分と相互に
接続するように、所定のパターンを半導体基板上に露光
形成するレチクルにおいて、半導体基板上に露光形成さ
れる所定のパターンを、他のパターンと非直線形状の接
続部分を介して接続させるための部分を備えることを特
徴とする。
【００２２】請求項７に記載の投影露光方法は、第１の
レチクルにより第１のパターンを半導体基板上に露光形
成し、第２のレチクルにより、第１のパターンの一部分
と相互に接続するように第２のパターンを半導体基板上
に露光形成する投影露光方法において、第１および第２
のレチクルに、これらにより半導体基板上に露光形成さ
れる第１および第２のパターンを非直線形状の接続部分
を介して接続させるための部分を設け、第１および第２
のパターンの非直線形状の接続部分が合致するように半
導体基板と、第１または第２のレチクルの相対的な位置
を制御し、第１または第２のレチクルを介して半導体基
板上に光を照射することを特徴とする。
レチクルにより第１のパターンを半導体基板上に露光形
成し、第２のレチクルにより、第１のパターンの一部分
と相互に接続するように第２のパターンを半導体基板上
に露光形成する投影露光方法において、第１および第２
のレチクルに、これらにより半導体基板上に露光形成さ
れる第１および第２のパターンを非直線形状の接続部分
を介して接続させるための部分を設け、第１および第２
のパターンの非直線形状の接続部分が合致するように半
導体基板と、第１または第２のレチクルの相対的な位置
を制御し、第１または第２のレチクルを介して半導体基
板上に光を照射することを特徴とする。
【００２３】
【発明の実施の形態】図１は、本発明の半導体装置の構
成の一例を示す図である。図１（ａ）に示すように、半
導体基板上に形成される所望の回路を、接続部分が、幅
Ｍ、長さＬの歯形形状になるように左右の２つの分割領
域７０，７１に分割し、それぞれの領域を順次露光形成
することにより所望の回路（図１１（ｂ））を得る。
成の一例を示す図である。図１（ａ）に示すように、半
導体基板上に形成される所望の回路を、接続部分が、幅
Ｍ、長さＬの歯形形状になるように左右の２つの分割領
域７０，７１に分割し、それぞれの領域を順次露光形成
することにより所望の回路（図１１（ｂ））を得る。
【００２４】以上のような構成によれば、接続部分にお
ける素子のレイアウトの制限が緩和されるので、レイア
ウトを最適化することにより、半導体装置を更に小型化
することが可能となる。
ける素子のレイアウトの制限が緩和されるので、レイア
ウトを最適化することにより、半導体装置を更に小型化
することが可能となる。
【００２５】次に、以上の実施例を具体例を用いて詳述
する。
する。
【００２６】図２は、２次元イメージセンサである高精
細度撮像装置の構成の一例を示す図である。以下では、
先ず、この高精細度撮像装置について簡単に説明し、続
いて、この素子を２回のつなぎ露光により形成する場合
について説明する。
細度撮像装置の構成の一例を示す図である。以下では、
先ず、この高精細度撮像装置について簡単に説明し、続
いて、この素子を２回のつなぎ露光により形成する場合
について説明する。
【００２７】この図では、簡略化のため、６つの単位画
素（単位画素９０ａ，ｂ、および符号を付していない４
つの単位画素）と、これを駆動するための垂直走査回路
１００、水平走査回路１２０、リセット回路、およびバ
イアス回路が示してある。実際の高精細度撮像装置で
は、単位画素が画面を構成する画素の数だけ含まれてい
る。
素（単位画素９０ａ，ｂ、および符号を付していない４
つの単位画素）と、これを駆動するための垂直走査回路
１００、水平走査回路１２０、リセット回路、およびバ
イアス回路が示してある。実際の高精細度撮像装置で
は、単位画素が画面を構成する画素の数だけ含まれてい
る。
【００２８】単位画素９０ｂは、増幅型の画素であり、
埋め込み型フォトダイオード（以下、ＢＰＤという）９
１、接合型電界効果トランジスタ９３（以下、Ｊ−ＦＥ
Ｔ９３という）、ｐチャネルＭＯＳ−ＦＥＴ９２（以
下、ＱＴＧ９２という）、およびｐチャネルＭＯＳ−Ｆ
ＥＴ９４（以下、ＱＲＳＧ９４という）から構成されて
いる。
埋め込み型フォトダイオード（以下、ＢＰＤという）９
１、接合型電界効果トランジスタ９３（以下、Ｊ−ＦＥ
Ｔ９３という）、ｐチャネルＭＯＳ−ＦＥＴ９２（以
下、ＱＴＧ９２という）、およびｐチャネルＭＯＳ−Ｆ
ＥＴ９４（以下、ＱＲＳＧ９４という）から構成されて
いる。
【００２９】なお、図中に多数示されているｐチャネル
ＭＯＳ−ＦＥＴは、スイッチとして用いられている。こ
れらのＭＯＳ−ＦＥＴのソースおよびドレインは、電極
として作用する。
ＭＯＳ−ＦＥＴは、スイッチとして用いられている。こ
れらのＭＯＳ−ＦＥＴのソースおよびドレインは、電極
として作用する。
【００３０】ＢＰＤ９１のカソードは、電源とＪ−ＦＥ
Ｔ９３のドレインに接続されており、アノードは、ＱＴ
Ｇ９２の一方の電極に接続されている。ＱＴＧ９２の他
方の電極は、Ｊ−ＦＥＴ９３のゲートと、ＱＲＳＧ９４
の一方の電極に接続されている。Ｊ−ＦＥＴ９３のソー
スは、共通ソースライン１１１ｂを介して図示せぬ他の
Ｊ−ＦＥＴと接続されると共に、ＭＯＳ−ＦＥＴ１１０
ｂ（以下、ＱＲＳＴＶという）の一方の電極と接続され
ている。
Ｔ９３のドレインに接続されており、アノードは、ＱＴ
Ｇ９２の一方の電極に接続されている。ＱＴＧ９２の他
方の電極は、Ｊ−ＦＥＴ９３のゲートと、ＱＲＳＧ９４
の一方の電極に接続されている。Ｊ−ＦＥＴ９３のソー
スは、共通ソースライン１１１ｂを介して図示せぬ他の
Ｊ−ＦＥＴと接続されると共に、ＭＯＳ−ＦＥＴ１１０
ｂ（以下、ＱＲＳＴＶという）の一方の電極と接続され
ている。
【００３１】なお、その他の単位画素も同様の構成とな
っている。
っている。
【００３２】ＱＴＧ９２，ＱＲＳＧ９４の状態（“Ｏ
Ｎ”または“ＯＦＦ”の状態）を制御するゲートパルス
φＴＧ，φＲＳＧは、それぞれ、ゲートライン１０１，
１０２を介して、垂直走査回路１００から供給される。
Ｊ−ＦＥＴ９３の状態を制御するゲート電位φＲＳＤ
は、ＱＲＳＧ９４を介して、リセットドレインライン１
０３から供給される。
Ｎ”または“ＯＦＦ”の状態）を制御するゲートパルス
φＴＧ，φＲＳＧは、それぞれ、ゲートライン１０１，
１０２を介して、垂直走査回路１００から供給される。
Ｊ−ＦＥＴ９３の状態を制御するゲート電位φＲＳＤ
は、ＱＲＳＧ９４を介して、リセットドレインライン１
０３から供給される。
【００３３】ＭＯＳ−ＦＥＴ１１０ａ，１１０ｂ，１１
２ａ，１１２ｂ，１１３ａ，１１３ｂ，１２２ａ，１２
２ｂ，１２３ａ，１２３ｂは、信号線または、コンデン
サの電圧を所定のタイミングでリセットするようになさ
れている。また、ＭＯＳ−ＦＥＴ１１６ａ，１１６ｂ，
１１７ａ，１１７ｂは、水平走査回路１２０からの駆動
信号に同期して、光信号、または、暗信号を所定のタイ
ミングで出力するようになされている。
２ａ，１１２ｂ，１１３ａ，１１３ｂ，１２２ａ，１２
２ｂ，１２３ａ，１２３ｂは、信号線または、コンデン
サの電圧を所定のタイミングでリセットするようになさ
れている。また、ＭＯＳ−ＦＥＴ１１６ａ，１１６ｂ，
１１７ａ，１１７ｂは、水平走査回路１２０からの駆動
信号に同期して、光信号、または、暗信号を所定のタイ
ミングで出力するようになされている。
【００３４】光信号蓄積用コンデンサ１１４ａ，ｂ（以
下、ＣＴＳ１１４ａ，ｂという）、および暗信号蓄積用
コンデンサ１１５ａ，ｂ（以下、ＣＴＤ１１５ａ，ｂと
いう）は、それぞれ、光信号と暗信号に対応する電荷を
蓄積するようになされている。
下、ＣＴＳ１１４ａ，ｂという）、および暗信号蓄積用
コンデンサ１１５ａ，ｂ（以下、ＣＴＤ１１５ａ，ｂと
いう）は、それぞれ、光信号と暗信号に対応する電荷を
蓄積するようになされている。
【００３５】出力アンプ１２４ａ，１２４ｂ，１２５
ａ，１２５ｂは、ＣＴＤ１１５ａ，ＣＴＤ１１５ｂ，Ｃ
ＴＳ１１４ａ，ＣＴＳ１１４ｂに蓄積された、光信号と
暗信号をそれぞれ装置の外部へ出力するようになされて
いる。
ａ，１２５ｂは、ＣＴＤ１１５ａ，ＣＴＤ１１５ｂ，Ｃ
ＴＳ１１４ａ，ＣＴＳ１１４ｂに蓄積された、光信号と
暗信号をそれぞれ装置の外部へ出力するようになされて
いる。
【００３６】単位画素９０ａ，ｂのＪ−ＦＥＴ９３のソ
ースは、それぞれ、共通ソースライン１１１ａ，ｂを介
して、ＭＯＳ−ＦＥＴ１１２ａ，１１３ａと１１２ｂ，
１１３ｂ（以下、ＱＴＳ１１２ａ、ＱＴＤ１１３ａ、Ｑ
ＴＳ１１２ｂ、ＱＴＤ１１３ｂという）の他方の電極と
接続されている。ＱＴＳ１１２ａ，ｂ、およびＱＴＤ１
１３ａ，ｂは、それぞれφＴＳとφＴＤにより駆動され
るようになされている。ＱＴＳ１１２ａ，ｂの一方の電
極は、ＣＴＳ１１４ａ，ｂと、水平選択用ＭＯＳ−ＦＥ
Ｔ１１６ａ，ｂ（以下、ＱＨＳ１１６ａ，ｂという）の
他方の電極にそれぞれ接続されている。一方、ＱＴＤ１
１３ａ，ｂの一方の電極は、ＣＴＤ１１５ａ，ｂと、水
平選択用ＭＯＳ−ＦＥＴ１１７ａ，ｂ（以下，ＱＨＤ１
１７ａ，ｂという）の他方の電極にそれぞれ接続されて
いる。
ースは、それぞれ、共通ソースライン１１１ａ，ｂを介
して、ＭＯＳ−ＦＥＴ１１２ａ，１１３ａと１１２ｂ，
１１３ｂ（以下、ＱＴＳ１１２ａ、ＱＴＤ１１３ａ、Ｑ
ＴＳ１１２ｂ、ＱＴＤ１１３ｂという）の他方の電極と
接続されている。ＱＴＳ１１２ａ，ｂ、およびＱＴＤ１
１３ａ，ｂは、それぞれφＴＳとφＴＤにより駆動され
るようになされている。ＱＴＳ１１２ａ，ｂの一方の電
極は、ＣＴＳ１１４ａ，ｂと、水平選択用ＭＯＳ−ＦＥ
Ｔ１１６ａ，ｂ（以下、ＱＨＳ１１６ａ，ｂという）の
他方の電極にそれぞれ接続されている。一方、ＱＴＤ１
１３ａ，ｂの一方の電極は、ＣＴＤ１１５ａ，ｂと、水
平選択用ＭＯＳ−ＦＥＴ１１７ａ，ｂ（以下，ＱＨＤ１
１７ａ，ｂという）の他方の電極にそれぞれ接続されて
いる。
【００３７】ＱＨＳ１１６ａ，ＱＨＳ１１６ｂ，ＱＨＤ
１１７ａ，ＱＨＤ１１７ｂのゲートは互いに接続され、
水平駆動ライン１２１を介して水平走査回路１２０に接
続されている。また、ＱＨＤ１１７ａ，ＱＨＤ１１７
ｂ，ＱＨＳ１１６ａ，ＱＨＳ１１６ｂの一方の電極は、
それぞれ、水平読み出しライン１１８ａ，１１８ｂ，１
１９ａ，１１９ｂを介して、水平リセットＭＯＳ−ＦＥ
Ｔ１２２ａ，１２２ｂ，１２３ａ，１２３ｂ（以下、Ｑ
ＲＳＴＨ１２２ａ，ｂ、およびＱＲＳＴＨ１２３ａ，ｂ
という）の一方の電極と接続されると共に、出力アンプ
１２４ａ，１２４ｂ，１２５ａ，１２５ｂにそれぞれ接
続されている。
１１７ａ，ＱＨＤ１１７ｂのゲートは互いに接続され、
水平駆動ライン１２１を介して水平走査回路１２０に接
続されている。また、ＱＨＤ１１７ａ，ＱＨＤ１１７
ｂ，ＱＨＳ１１６ａ，ＱＨＳ１１６ｂの一方の電極は、
それぞれ、水平読み出しライン１１８ａ，１１８ｂ，１
１９ａ，１１９ｂを介して、水平リセットＭＯＳ−ＦＥ
Ｔ１２２ａ，１２２ｂ，１２３ａ，１２３ｂ（以下、Ｑ
ＲＳＴＨ１２２ａ，ｂ、およびＱＲＳＴＨ１２３ａ，ｂ
という）の一方の電極と接続されると共に、出力アンプ
１２４ａ，１２４ｂ，１２５ａ，１２５ｂにそれぞれ接
続されている。
【００３８】以下に、以上の例の動作について説明す
る。
る。
【００３９】図３は、図２に示す主要部分の信号のタイ
ミングを示すタイミングチャートである。図３の時刻ｔ
1では、φＴＧ（図３（ａ））が“Ｈ”の状態（単位画
素９０ａ，ｂ双方のＱＴＧ９２が“ＯＦＦ”の状態）で
あり、また、φＲＳＧ（図３（ｂ））が“Ｌ”の状態
（単位画素９０ａ，ｂ双方のＱＲＳＧ９４が“ＯＮ”の
状態）であるので、Ｊ−ＦＥＴ９３のゲート電位が、φ
ＲＳＤ（図３（ｃ））の状態（“Ｈ”の状態）にリセッ
トされる。このとき、φＲＳＴＶ（図３（ｄ））は、
“Ｈ”の状態（ＱＲＳＴＶ１１０が“ＯＮ”の状態）で
あるので、各単位画素９０ａ，ｂのＪ−ＦＥＴ９３のソ
ースを垂直方向に共通接続するソースライン１１１ａ，
ｂの電位は、ＱＲＳＴＶ１１０ａ，ｂを介して、垂直リ
セット電位ＶＲＳＴＶにリセットされる。
ミングを示すタイミングチャートである。図３の時刻ｔ
1では、φＴＧ（図３（ａ））が“Ｈ”の状態（単位画
素９０ａ，ｂ双方のＱＴＧ９２が“ＯＦＦ”の状態）で
あり、また、φＲＳＧ（図３（ｂ））が“Ｌ”の状態
（単位画素９０ａ，ｂ双方のＱＲＳＧ９４が“ＯＮ”の
状態）であるので、Ｊ−ＦＥＴ９３のゲート電位が、φ
ＲＳＤ（図３（ｃ））の状態（“Ｈ”の状態）にリセッ
トされる。このとき、φＲＳＴＶ（図３（ｄ））は、
“Ｈ”の状態（ＱＲＳＴＶ１１０が“ＯＮ”の状態）で
あるので、各単位画素９０ａ，ｂのＪ−ＦＥＴ９３のソ
ースを垂直方向に共通接続するソースライン１１１ａ，
ｂの電位は、ＱＲＳＴＶ１１０ａ，ｂを介して、垂直リ
セット電位ＶＲＳＴＶにリセットされる。
【００４０】時刻ｔ2においては、φＴＤ（図３
（ｅ））が“Ｈ”の状態に変化するので、その結果、電
荷転送用ＱＴＤ１１３ａ，ｂが“ＯＮ”の状態になり、
単位画素９０ａ，ｂの暗信号を蓄積するＣＴＤ１１５
ａ，ｂの電位を、ソースライン１１１ａ，ｂ、ＱＲＳＴ
Ｖ１１０ａ，ｂを介してそれぞれ初期化する。
（ｅ））が“Ｈ”の状態に変化するので、その結果、電
荷転送用ＱＴＤ１１３ａ，ｂが“ＯＮ”の状態になり、
単位画素９０ａ，ｂの暗信号を蓄積するＣＴＤ１１５
ａ，ｂの電位を、ソースライン１１１ａ，ｂ、ＱＲＳＴ
Ｖ１１０ａ，ｂを介してそれぞれ初期化する。
【００４１】時刻ｔ3においては、φＲＳＴＶ（図３
（ｄ））がある所定の期間“Ｌ”の状態になるので、Ｑ
ＲＳＴＶ１１０ａ，ｂが“ＯＦＦ”の状態となり、Ｊ−
ＦＥＴ９３がソースフォロワ動作を行い、単位画素９０
ａ，ｂの暗信号がＣＴＤ１１５ａ，ｂにそれぞれ蓄積さ
れる。
（ｄ））がある所定の期間“Ｌ”の状態になるので、Ｑ
ＲＳＴＶ１１０ａ，ｂが“ＯＦＦ”の状態となり、Ｊ−
ＦＥＴ９３がソースフォロワ動作を行い、単位画素９０
ａ，ｂの暗信号がＣＴＤ１１５ａ，ｂにそれぞれ蓄積さ
れる。
【００４２】なお、単位画素９０ａ，ｂは増幅型の画素
であるので、暗信号の主要成分は、Ｊ−ＦＥＴ９３の直
流オフセット信号である。従って、ＣＴＤ１１５ａ，ｂ
には、単位画素９０ａ，ｂのＪ−ＦＥＴ９３のしきい値
電圧ばらつきに比例した電荷が蓄積されることになる。
であるので、暗信号の主要成分は、Ｊ−ＦＥＴ９３の直
流オフセット信号である。従って、ＣＴＤ１１５ａ，ｂ
には、単位画素９０ａ，ｂのＪ−ＦＥＴ９３のしきい値
電圧ばらつきに比例した電荷が蓄積されることになる。
【００４３】時刻ｔ4においては、φＴＤ（図３
（ｅ））が“Ｌ”の状態になり、ＱＴＤ１１３ａ，ｂが
“ＯＦＦ”の状態になる。また、φＲＳＴＶ（図３
（ｄ））が“Ｈ”の状態になり、ＱＲＳＴＶ１１０ａ，
ｂが“ＯＮ”になるので、ＣＴＤ１１５ａ，ｂに蓄積さ
れた暗信号に対応する電荷を保持したままで、垂直ソー
スライン１１１ａ，ｂの電位をＶＲＳＴＶに初期化す
る。更に、φＴＧ（図３（ａ））が“Ｌ”の状態に変化
するので、単位画素９０ａ，ｂの双方において、ＱＴＧ
９２が“ＯＮ”の状態になり、ＢＰＤ９１が光電変換に
より所定の期間に蓄積した電荷をＪ−ＦＥＴ９３のゲー
トにそれぞれ転送する。
（ｅ））が“Ｌ”の状態になり、ＱＴＤ１１３ａ，ｂが
“ＯＦＦ”の状態になる。また、φＲＳＴＶ（図３
（ｄ））が“Ｈ”の状態になり、ＱＲＳＴＶ１１０ａ，
ｂが“ＯＮ”になるので、ＣＴＤ１１５ａ，ｂに蓄積さ
れた暗信号に対応する電荷を保持したままで、垂直ソー
スライン１１１ａ，ｂの電位をＶＲＳＴＶに初期化す
る。更に、φＴＧ（図３（ａ））が“Ｌ”の状態に変化
するので、単位画素９０ａ，ｂの双方において、ＱＴＧ
９２が“ＯＮ”の状態になり、ＢＰＤ９１が光電変換に
より所定の期間に蓄積した電荷をＪ−ＦＥＴ９３のゲー
トにそれぞれ転送する。
【００４４】時刻ｔ5においては、φＴＧ（図３
（ａ）），φＴＳ（図３（ｆ））が“Ｈ”の状態に変化
するので、光信号転送用ＱＴＳ１１２ａ，ｂが“ＯＮ”
の状態となり、ＣＴＳ１１４ａ，ｂの電位を、ＱＴＳ１
１２ａ，ｂ、垂直ソースライン１１１ａ，ｂ、ＱＲＳＴ
Ｖ１１０ａ，ｂを介して初期化する。
（ａ）），φＴＳ（図３（ｆ））が“Ｈ”の状態に変化
するので、光信号転送用ＱＴＳ１１２ａ，ｂが“ＯＮ”
の状態となり、ＣＴＳ１１４ａ，ｂの電位を、ＱＴＳ１
１２ａ，ｂ、垂直ソースライン１１１ａ，ｂ、ＱＲＳＴ
Ｖ１１０ａ，ｂを介して初期化する。
【００４５】時刻ｔ6においては、φＲＳＴＶ（図３
（ｄ））が“Ｌ”の状態になるので、単位画素９０ａ，
ｂの双方において、Ｊ−ＦＥＴ９３のソースフォロワ動
作が再度行われ、Ｊ−ＦＥＴ９３のゲートに蓄積されて
いる電荷（光電変換された電荷）が、Ｊ−ＦＥＴ９３、
垂直ソースライン１１１ａ，ｂ、ＱＴＳ１１２ａ，ｂを
介して、ＣＴＳ１１４ａ，ｂに蓄積される。
（ｄ））が“Ｌ”の状態になるので、単位画素９０ａ，
ｂの双方において、Ｊ−ＦＥＴ９３のソースフォロワ動
作が再度行われ、Ｊ−ＦＥＴ９３のゲートに蓄積されて
いる電荷（光電変換された電荷）が、Ｊ−ＦＥＴ９３、
垂直ソースライン１１１ａ，ｂ、ＱＴＳ１１２ａ，ｂを
介して、ＣＴＳ１１４ａ，ｂに蓄積される。
【００４６】時刻ｔ7においては、φＲＳＧ（図３
（ｂ））が“Ｌ”の状態になり、ＱＲＳＧ９４が“Ｏ
Ｎ”になり、Ｊ−ＦＥＴ９３のゲート電位が、φＲＳＤ
（図３（ｃ））の状態（“Ｌ”の状態）にリセットされ
る。また、このとき、φＲＳＴＶ（図３（ｄ））は、
“Ｈ”の状態になり、ＱＲＳＴＶ１１０ａ，ｂが“Ｏ
Ｎ”になるので、垂直ソースライン１１１ａ，ｂは、電
位ＶＲＳＴＶにリセットされる。更に、φＲＳＴＨ（図
３（ｇ））が“Ｈ”の状態となるので、ＱＲＳＴＨ１２
２ａ，１２２ｂ，１２３ａ，１２３ｂが全て“ＯＮ”の
状態になり、水平読み出しライン１１８ａ，１１８ｂ，
１１９ａ，１１９ｂの電位が接地電位にリセットされ
る。
（ｂ））が“Ｌ”の状態になり、ＱＲＳＧ９４が“Ｏ
Ｎ”になり、Ｊ−ＦＥＴ９３のゲート電位が、φＲＳＤ
（図３（ｃ））の状態（“Ｌ”の状態）にリセットされ
る。また、このとき、φＲＳＴＶ（図３（ｄ））は、
“Ｈ”の状態になり、ＱＲＳＴＶ１１０ａ，ｂが“Ｏ
Ｎ”になるので、垂直ソースライン１１１ａ，ｂは、電
位ＶＲＳＴＶにリセットされる。更に、φＲＳＴＨ（図
３（ｇ））が“Ｈ”の状態となるので、ＱＲＳＴＨ１２
２ａ，１２２ｂ，１２３ａ，１２３ｂが全て“ＯＮ”の
状態になり、水平読み出しライン１１８ａ，１１８ｂ，
１１９ａ，１１９ｂの電位が接地電位にリセットされ
る。
【００４７】時刻ｔ8においては、φＲＳＴＨ（図３
（ｇ））が“Ｌ”の状態となり、ＱＲＳＴＨ１２２ａ，
ｂ、および１２３ａ，ｂが“ＯＦＦ”の状態となり、水
平走査回路１２０から水平駆動パルスφＨＡ（図３
（ｈ））が水平駆動ライン１２１を介して、ＱＨＳ１１
６ａ，ＱＨＳ１１６ｂ，ＱＨＤ１１７ａ，ＱＨＤ１１７
ｂに印可され、これらが全て“ＯＮ”の状態になり、Ｃ
ＴＳ１１４ａ，ＣＴＳ１１４ｂ，ＣＴＤ１１５ａ，ＣＴ
Ｄ１１５ｂの電位（光信号と暗信号に対応する電位）
は、水平読み出しライン１１９ａ，１１９ｂ，１１８
ａ，１１８ｂ、および、出力アンプ１２５ａ，１２５
ｂ，１２４ａ，１２４ｂを介して、ＶＯＳ，ＶＯＤとし
て装置の外部へそれぞれ出力される。
（ｇ））が“Ｌ”の状態となり、ＱＲＳＴＨ１２２ａ，
ｂ、および１２３ａ，ｂが“ＯＦＦ”の状態となり、水
平走査回路１２０から水平駆動パルスφＨＡ（図３
（ｈ））が水平駆動ライン１２１を介して、ＱＨＳ１１
６ａ，ＱＨＳ１１６ｂ，ＱＨＤ１１７ａ，ＱＨＤ１１７
ｂに印可され、これらが全て“ＯＮ”の状態になり、Ｃ
ＴＳ１１４ａ，ＣＴＳ１１４ｂ，ＣＴＤ１１５ａ，ＣＴ
Ｄ１１５ｂの電位（光信号と暗信号に対応する電位）
は、水平読み出しライン１１９ａ，１１９ｂ，１１８
ａ，１１８ｂ、および、出力アンプ１２５ａ，１２５
ｂ，１２４ａ，１２４ｂを介して、ＶＯＳ，ＶＯＤとし
て装置の外部へそれぞれ出力される。
【００４８】その結果、２つの単位画素９０ａ，ｂか
ら、光信号および暗信号を同時に読み出すことができ
る。
ら、光信号および暗信号を同時に読み出すことができ
る。
【００４９】時刻ｔ9，ｔ10、および、ｔ11，ｔ12にお
いては、それぞれ、ｔ7，ｔ8の場合と同様の動作が繰り
返される。すなわち、ｔ7，ｔ8において信号が読み出さ
れた単位画素９０ａ，ｂの次に配置されている図示せぬ
２つの単位画素から、水平駆動パルスφＨＢ（図３
（ｉ））に同期して信号を読み出し、更に、その次に配
置されている２つの単位画素から、水平駆動パルスφＨ
Ｃ（図３（ｊ））に同期して信号を読み出す。読み出さ
れた信号は、出力アンプ１２４ａ，１２４ｂ，１２５
ａ，１２５ｂを介して装置の外部へ順次出力される。
いては、それぞれ、ｔ7，ｔ8の場合と同様の動作が繰り
返される。すなわち、ｔ7，ｔ8において信号が読み出さ
れた単位画素９０ａ，ｂの次に配置されている図示せぬ
２つの単位画素から、水平駆動パルスφＨＢ（図３
（ｉ））に同期して信号を読み出し、更に、その次に配
置されている２つの単位画素から、水平駆動パルスφＨ
Ｃ（図３（ｊ））に同期して信号を読み出す。読み出さ
れた信号は、出力アンプ１２４ａ，１２４ｂ，１２５
ａ，１２５ｂを介して装置の外部へ順次出力される。
【００５０】以上に示す高精細度撮像装置の単位画素９
０ａ，ｂは、そのサイズが、例えば、１５．０μｍ×１
５．０μｍであるとし、水平および垂直方向にそれぞ
れ、１６００×１０００個配置されているとすると、受
光部２０（図１０参照）の大きさは、水平方向に２４ｍ
ｍ（＝１５．０μｍ×１６００）、垂直方向に１５ｍｍ
（＝１５．０μｍ×１０００）程度となる。従って、水
平走査回路２１、垂直走査回路２２，２３、およびリセ
ット／定電流／バイアス回路２４を配置するために、受
光部２０の上下左右に１ｍｍ程度の領域が必要であると
すると、この高精細度撮像装置のサイズは、水平方向に
２６ｍｍ、垂直方向に１７ｍｍ程度の大きさとなる。
０ａ，ｂは、そのサイズが、例えば、１５．０μｍ×１
５．０μｍであるとし、水平および垂直方向にそれぞ
れ、１６００×１０００個配置されているとすると、受
光部２０（図１０参照）の大きさは、水平方向に２４ｍ
ｍ（＝１５．０μｍ×１６００）、垂直方向に１５ｍｍ
（＝１５．０μｍ×１０００）程度となる。従って、水
平走査回路２１、垂直走査回路２２，２３、およびリセ
ット／定電流／バイアス回路２４を配置するために、受
光部２０の上下左右に１ｍｍ程度の領域が必要であると
すると、この高精細度撮像装置のサイズは、水平方向に
２６ｍｍ、垂直方向に１７ｍｍ程度の大きさとなる。
【００５１】縮小型投影露光装置の最大露光領域１０の
直径（図９参照）は、通常、１５ｍｍ乃至２２ｍｍ程度
であるので、この高精細度撮像装置のサイズに及ばな
い。従って、このような高精細度撮像装置を製造する場
合、つなぎ露光を行う必要が生ずる。
直径（図９参照）は、通常、１５ｍｍ乃至２２ｍｍ程度
であるので、この高精細度撮像装置のサイズに及ばな
い。従って、このような高精細度撮像装置を製造する場
合、つなぎ露光を行う必要が生ずる。
【００５２】そこで、本実施例では、図２に示す回路
を、Ａ−Ａ’を境界として、左右２つの領域に分割し、
それぞれの回路のパターンを有するレチクルを形成し、
これら２つのレチクルを順次露光することにより、高精
細度撮像装置を形成する。
を、Ａ−Ａ’を境界として、左右２つの領域に分割し、
それぞれの回路のパターンを有するレチクルを形成し、
これら２つのレチクルを順次露光することにより、高精
細度撮像装置を形成する。
【００５３】以下の説明では、簡略化のため、水平選択
用のＭＯＳ−ＦＥＴ（ＱＨＳ１１６ａ，ｂおよびＱＨＤ
１１７ａ，ｂ）について注目し、これらが、境界Ａ−
Ａ’により分割され、つなぎ露光により接続される場合
について説明する。
用のＭＯＳ−ＦＥＴ（ＱＨＳ１１６ａ，ｂおよびＱＨＤ
１１７ａ，ｂ）について注目し、これらが、境界Ａ−
Ａ’により分割され、つなぎ露光により接続される場合
について説明する。
【００５４】図４は、水平選択用のＭＯＳ−ＦＥＴ（Ｑ
ＨＳ１１６ａ，ｂおよびＱＨＤ１１７ａ，ｂ）が半導体
基板上に構成される場合の構成例を示す図である。この
図に示すように、ＭＯＳ−ＦＥＴは、素子の形成領域を
規定するアクティブ領域１３１、ポリシリコンゲート電
極１３２、光信号または暗信号が入力されるアルミニウ
ム電極１３３、半導体基板との電気的接触をとるための
コンタクトホール１３４、光信号または暗信号を出力す
るアルミニウム電極１３５、および、ポリシリコン１３
２を形成後に、セルフアラインでソースドレインＮ+領
域を形成するためのイオン注入領域１３７より構成され
ている。
ＨＳ１１６ａ，ｂおよびＱＨＤ１１７ａ，ｂ）が半導体
基板上に構成される場合の構成例を示す図である。この
図に示すように、ＭＯＳ−ＦＥＴは、素子の形成領域を
規定するアクティブ領域１３１、ポリシリコンゲート電
極１３２、光信号または暗信号が入力されるアルミニウ
ム電極１３３、半導体基板との電気的接触をとるための
コンタクトホール１３４、光信号または暗信号を出力す
るアルミニウム電極１３５、および、ポリシリコン１３
２を形成後に、セルフアラインでソースドレインＮ+領
域を形成するためのイオン注入領域１３７より構成され
ている。
【００５５】なお、この図において、ポリシリコンゲー
ト電極１３２が環状となっているのは、以下の理由によ
る。
ト電極１３２が環状となっているのは、以下の理由によ
る。
【００５６】すなわち、図２に示すように、ＣＴＳ１１
４ａ，ＣＴＳ１１４ｂ，ＣＴＤ１１５ａ，ＣＴＤ１１５
ｂに蓄積されている光信号と暗信号に対応する電荷は、
ＱＨＳ１１６ａ，ｂ、およびＱＨＤ１１７ａ，ｂが“Ｏ
Ｎ”の状態になったとき、出力アンプ１２５ａ，ｂ、お
よび１２４ａ，ｂを介して出力される。このとき、水平
読み出しライン１１８ａ，ｂ、および１１９ａ，ｂが寄
生容量を有する場合、ＣＴＤ１１５ａ，ｂおよびＣＴＳ
１１４ａ，ｂに蓄積されている電荷の一部は、この寄生
容量をチャージすることに費やされ（容量分割され）、
その結果出力が減少する。
４ａ，ＣＴＳ１１４ｂ，ＣＴＤ１１５ａ，ＣＴＤ１１５
ｂに蓄積されている光信号と暗信号に対応する電荷は、
ＱＨＳ１１６ａ，ｂ、およびＱＨＤ１１７ａ，ｂが“Ｏ
Ｎ”の状態になったとき、出力アンプ１２５ａ，ｂ、お
よび１２４ａ，ｂを介して出力される。このとき、水平
読み出しライン１１８ａ，ｂ、および１１９ａ，ｂが寄
生容量を有する場合、ＣＴＤ１１５ａ，ｂおよびＣＴＳ
１１４ａ，ｂに蓄積されている電荷の一部は、この寄生
容量をチャージすることに費やされ（容量分割され）、
その結果出力が減少する。
【００５７】従って、この寄生容量を減少させること
で、出力を実質的に増加させ、受像装置の感度を向上さ
せることができる。そこで、ポリシリコンゲート電極１
３２は、この寄生容量を減少させるために、ＱＨＳ１１
６ａ，ｂ、およびＱＨＤ１１７ａ，ｂと接続するＮ+拡
散領域の面積が最小となる環状に形成してある。
で、出力を実質的に増加させ、受像装置の感度を向上さ
せることができる。そこで、ポリシリコンゲート電極１
３２は、この寄生容量を減少させるために、ＱＨＳ１１
６ａ，ｂ、およびＱＨＤ１１７ａ，ｂと接続するＮ+拡
散領域の面積が最小となる環状に形成してある。
【００５８】図５は、水平選択用のＭＯＳ−ＦＥＴ、お
よび、配線を本発明に基づき２つの領域に分割した場合
の構成例を示す図である。この図において、ＭＯＳ−Ｆ
ＥＴ５０乃至５３は、単位画素１乃至４（図２に示す単
位画素９０ａ，ｂと、境界Ａ−Ａ’の左側に配置されて
いる符号を付していない単位画素に対応している）から
光信号を読み出すようになされており、図２のＱＨＳ１
１６ａ，ｂおよび境界Ａ−Ａ’の左側に配置されている
符号を付していないＭＯＳ−ＦＥＴに対応している。ま
た、ＭＯＳ−ＦＥＴ５４乃至５７は、画素１乃至４から
暗信号を読み出すようになされており、図２のＱＨＤ１
１７ａ，ｂおよび境界Ａ−Ａ’の左側に配置されている
符号を付していないＭＯＳ−ＦＥＴに対応する。
よび、配線を本発明に基づき２つの領域に分割した場合
の構成例を示す図である。この図において、ＭＯＳ−Ｆ
ＥＴ５０乃至５３は、単位画素１乃至４（図２に示す単
位画素９０ａ，ｂと、境界Ａ−Ａ’の左側に配置されて
いる符号を付していない単位画素に対応している）から
光信号を読み出すようになされており、図２のＱＨＳ１
１６ａ，ｂおよび境界Ａ−Ａ’の左側に配置されている
符号を付していないＭＯＳ−ＦＥＴに対応している。ま
た、ＭＯＳ−ＦＥＴ５４乃至５７は、画素１乃至４から
暗信号を読み出すようになされており、図２のＱＨＤ１
１７ａ，ｂおよび境界Ａ−Ａ’の左側に配置されている
符号を付していないＭＯＳ−ＦＥＴに対応する。
【００５９】配線７０乃至７７は、アルミニウムなどに
よって形成されるメタル配線であり、そのうちの配線７
０，７２，７４，７６は、図２の水平読み出しライン１
１９ａ，ｂに対応し（接続され）、各ＭＯＳ−ＦＥＴ５
０乃至５３より光信号を読み出す。また、配線７１，７
３，７５，７７は、図２の水平読み出しライン１１８
ａ，ｂに対応し（接続され）、各ＭＯＳ−ＦＥＴ５４乃
至５７より、暗信号を読み出すようになされている。ま
た、配線７８，７９（図２の水平駆動ライン１２１に対
応している）は、ポリシリコンによって形成され、それ
ぞれ、ＭＯＳ−ＦＥＴ５０，５１，５４，５５、また
は、ＭＯＳ−ＦＥＴ５２，５３，５６，５７のポリシリ
コンゲート電極１３２に接続されている。
よって形成されるメタル配線であり、そのうちの配線７
０，７２，７４，７６は、図２の水平読み出しライン１
１９ａ，ｂに対応し（接続され）、各ＭＯＳ−ＦＥＴ５
０乃至５３より光信号を読み出す。また、配線７１，７
３，７５，７７は、図２の水平読み出しライン１１８
ａ，ｂに対応し（接続され）、各ＭＯＳ−ＦＥＴ５４乃
至５７より、暗信号を読み出すようになされている。ま
た、配線７８，７９（図２の水平駆動ライン１２１に対
応している）は、ポリシリコンによって形成され、それ
ぞれ、ＭＯＳ−ＦＥＴ５０，５１，５４，５５、また
は、ＭＯＳ−ＦＥＴ５２，５３，５６，５７のポリシリ
コンゲート電極１３２に接続されている。
【００６０】更に、ＭＯＳ−ＦＥＴ５０，５１，５４，
５５は、水平駆動パルスφＨn（図３に示すφＨAに対応
する）により駆動され、各単位画素９０から、光信号ま
たは暗信号を読み出す。また、ＭＯＳ−ＦＥＴ５２，５
３，５６，５７は、水平駆動パルスφＨn+1（図３に示
すφＨBに対応する）により駆動され、各単位画素から
光信号または暗信号を読み出す。
５５は、水平駆動パルスφＨn（図３に示すφＨAに対応
する）により駆動され、各単位画素９０から、光信号ま
たは暗信号を読み出す。また、ＭＯＳ−ＦＥＴ５２，５
３，５６，５７は、水平駆動パルスφＨn+1（図３に示
すφＨBに対応する）により駆動され、各単位画素から
光信号または暗信号を読み出す。
【００６１】また、ＭＯＳ−ＦＥＴ５０の左端からＭＯ
Ｓ−ＦＥＴ５２の左端までの距離は、単位画素９０のピ
ッチＰの２倍（＝２Ｐ）に等しい。
Ｓ−ＦＥＴ５２の左端までの距離は、単位画素９０のピ
ッチＰの２倍（＝２Ｐ）に等しい。
【００６２】これらのＭＯＳ−ＦＥＴ５０乃至５７は、
歯形の形状を有する境界Ａ−Ａ’によって左右２つの領
域に分割されている。この接続部分は、ＬＯＣＯＳ（Lo
calOxidation of Silicon）による素子分離領域となっ
ている。また、境界Ａ−Ａ’を歯形形状とせずに、１本
の直線とした場合の直線上には、ＭＯＳ−ＦＥＴ５２が
配置されている。
歯形の形状を有する境界Ａ−Ａ’によって左右２つの領
域に分割されている。この接続部分は、ＬＯＣＯＳ（Lo
calOxidation of Silicon）による素子分離領域となっ
ている。また、境界Ａ−Ａ’を歯形形状とせずに、１本
の直線とした場合の直線上には、ＭＯＳ−ＦＥＴ５２が
配置されている。
【００６３】図１２に示す従来の分割方法では、横方向
の長さが２Ｐになるように、４つのＭＯＳ−ＦＥＴ５
０，５１，５４，５５を配置する場合、境界Ａ−Ａ’上
に素子を配置することができないため、この図に示すよ
うに４つの素子を斜めになるように配置していた。しか
しながら、図５に示す本実施例によれば、ＭＯＳ−ＦＥ
Ｔ５０乃至５７を縦２列（図５の水平方向の１列と、そ
の下の水平方向の１列の２列）に配置することが可能と
なる。
の長さが２Ｐになるように、４つのＭＯＳ−ＦＥＴ５
０，５１，５４，５５を配置する場合、境界Ａ−Ａ’上
に素子を配置することができないため、この図に示すよ
うに４つの素子を斜めになるように配置していた。しか
しながら、図５に示す本実施例によれば、ＭＯＳ−ＦＥ
Ｔ５０乃至５７を縦２列（図５の水平方向の１列と、そ
の下の水平方向の１列の２列）に配置することが可能と
なる。
【００６４】ＭＯＳ−ＦＥＴ５０乃至５７から、光信
号、または、暗信号を読み出すための配線７０乃至７７
（図２に示す水平読み出しライン１１８ａ，ｂ、および
１１９ａ，ｂに対応する）は、前述のように、撮像装置
を高感度化するために寄生容量を減少させる必要があ
る。そのためには、これらの配線の長さは極力短い方が
望ましい。図１２に示す従来の例では、ＭＯＳ−ＦＥＴ
５０乃至５７を、斜めに４つずつ配置しているので、特
に、配線７０，７１，７４，７５が長くなり、そのた
め、寄生容量が増加し、撮像装置の感度が低下する場合
があった。
号、または、暗信号を読み出すための配線７０乃至７７
（図２に示す水平読み出しライン１１８ａ，ｂ、および
１１９ａ，ｂに対応する）は、前述のように、撮像装置
を高感度化するために寄生容量を減少させる必要があ
る。そのためには、これらの配線の長さは極力短い方が
望ましい。図１２に示す従来の例では、ＭＯＳ−ＦＥＴ
５０乃至５７を、斜めに４つずつ配置しているので、特
に、配線７０，７１，７４，７５が長くなり、そのた
め、寄生容量が増加し、撮像装置の感度が低下する場合
があった。
【００６５】しかしながら、図５に示す実施例では、Ｍ
ＯＳ−ＦＥＴ５０乃至５７が縦２列に配置されるので、
従来例と比較して、これらの配線を短くすることができ
るので、撮像装置の感度を向上させることができる。
ＯＳ−ＦＥＴ５０乃至５７が縦２列に配置されるので、
従来例と比較して、これらの配線を短くすることができ
るので、撮像装置の感度を向上させることができる。
【００６６】図６は、図１２に示す従来の分割方法と、
図５に示す本発明を適用した分割方法の模式図である。
図６（ａ）は、従来の分割方法における素子の配置の様
子を示している。このとき、ＭＯＳ−ＦＥＴの縦の長さ
をａとし、それぞれのＭＯＳ−ＦＥＴの間隔をｂとする
と、４つのＭＯＳ−ＦＥＴ５０，５１，５４，５５を配
置するために必要な縦方向の長さは、４ａ＋３ｂとな
る。
図５に示す本発明を適用した分割方法の模式図である。
図６（ａ）は、従来の分割方法における素子の配置の様
子を示している。このとき、ＭＯＳ−ＦＥＴの縦の長さ
をａとし、それぞれのＭＯＳ−ＦＥＴの間隔をｂとする
と、４つのＭＯＳ−ＦＥＴ５０，５１，５４，５５を配
置するために必要な縦方向の長さは、４ａ＋３ｂとな
る。
【００６７】一方、図６（ｂ）に示す、本発明に基づく
分割方法によれば、４つのＭＯＳ−ＦＥＴ５０，５１，
５４，５５を配置するために必要な縦方向の長さは、２
ａ＋ｂとなり、従来に比べて２ａ＋２ｂだけ短くなる。
従って、従来に比べて装置のサイズを小さくすることが
できる。
分割方法によれば、４つのＭＯＳ−ＦＥＴ５０，５１，
５４，５５を配置するために必要な縦方向の長さは、２
ａ＋ｂとなり、従来に比べて２ａ＋２ｂだけ短くなる。
従って、従来に比べて装置のサイズを小さくすることが
できる。
【００６８】なお、４つのＭＯＳ−ＦＥＴ５０，５１，
５４，５５を配置するために必要な横方向の長さは、画
素ピッチにより規定されるため、双方とも２Ｐとなる。
５４，５５を配置するために必要な横方向の長さは、画
素ピッチにより規定されるため、双方とも２Ｐとなる。
【００６９】図７は、本発明のレチクルの構成の一例を
示す図である。この図は、図１に示す歯状形状の境界に
より左右に分割された回路の、左右を結ぶ配線を形成す
るための２つのレチクル１４１，１４２を示している。
配線パターン１５０ａ乃至１５３ａは、半導体基板上に
配線を露光形成するためのパターンである。アライメン
ト誤差補償用パターン１５０ｂ乃至１５３ｂは、左右の
レチクル１４１，１４２をつなぎ露光する際に生ずる重
ね合わせ誤差（アライメント誤差）により配線が断線し
たり、あるいは、２重露光により配線の幅が細くなるこ
とを防ぐものである。
示す図である。この図は、図１に示す歯状形状の境界に
より左右に分割された回路の、左右を結ぶ配線を形成す
るための２つのレチクル１４１，１４２を示している。
配線パターン１５０ａ乃至１５３ａは、半導体基板上に
配線を露光形成するためのパターンである。アライメン
ト誤差補償用パターン１５０ｂ乃至１５３ｂは、左右の
レチクル１４１，１４２をつなぎ露光する際に生ずる重
ね合わせ誤差（アライメント誤差）により配線が断線し
たり、あるいは、２重露光により配線の幅が細くなるこ
とを防ぐものである。
【００７０】遮光帯１５４，１５５は、露光形成される
半導体装置の外周部の輪郭を決定する（チップサイズを
決定する）ための領域である。この領域の最小幅Ｓは、
一般的な縮小型投影露光装置では、最低でも６ｍｍ必要
である。この遮光帯１５４，１５５により、縮小型投影
露光装置のブラインドが設定される。
半導体装置の外周部の輪郭を決定する（チップサイズを
決定する）ための領域である。この領域の最小幅Ｓは、
一般的な縮小型投影露光装置では、最低でも６ｍｍ必要
である。この遮光帯１５４，１５５により、縮小型投影
露光装置のブラインドが設定される。
【００７１】以上の実施例では、高精細度撮像装置を例
に挙げて説明を行ったが、本発明は、複数のレチクルに
より露光形成される半導体装置であれば適用可能である
ことは言うまでもない。
に挙げて説明を行ったが、本発明は、複数のレチクルに
より露光形成される半導体装置であれば適用可能である
ことは言うまでもない。
【００７２】また、以上の実施例では、所望の半導体装
置の回路を２つの領域に分割し、露光形成するようにし
たが、これを３つ以上の領域に分割した場合でも、本発
明を適用することができることは勿論である。
置の回路を２つの領域に分割し、露光形成するようにし
たが、これを３つ以上の領域に分割した場合でも、本発
明を適用することができることは勿論である。
【００７３】更に、以上の実施例では、図１に示す接続
部分が歯形形状を有する場合について説明したが、本発
明は、このような形状に限定されるものではなく、例え
ば、図８に示すように、接続部分が波形形状であっても
よい。この例では、所望の回路のパターンが波形の境界
により左右の分割領域１７０，１７１に分割され（図８
（ａ））、これらをつなぎ露光することにより、所望の
回路パターンを露光形成することが可能となる（図８
（ｂ））。
部分が歯形形状を有する場合について説明したが、本発
明は、このような形状に限定されるものではなく、例え
ば、図８に示すように、接続部分が波形形状であっても
よい。この例では、所望の回路のパターンが波形の境界
により左右の分割領域１７０，１７１に分割され（図８
（ａ））、これらをつなぎ露光することにより、所望の
回路パターンを露光形成することが可能となる（図８
（ｂ））。
【００７４】
【発明の効果】請求項１に記載の半導体装置によれば、
第１および第２のパターンが相互に接続する部分を非直
線形状としたので、半導体装置上に形成される素子のレ
イアウトに関する制限が緩和される。また、半導体装置
を更に小型化することができる。
第１および第２のパターンが相互に接続する部分を非直
線形状としたので、半導体装置上に形成される素子のレ
イアウトに関する制限が緩和される。また、半導体装置
を更に小型化することができる。
【００７５】請求項６に記載のレチクルによれば、半導
体基板上に露光形成される所定のパターンに、他のパタ
ーンと非直線形状の接続部分を介して接続させるための
部分を形成するようにしたので、レチクルの設計が容易
になる。
体基板上に露光形成される所定のパターンに、他のパタ
ーンと非直線形状の接続部分を介して接続させるための
部分を形成するようにしたので、レチクルの設計が容易
になる。
【００７６】請求項７に記載の投影露光方法によれば、
第１および第２のレチクルに、これらにより半導体基板
上に露光形成される第１および第２のパターンを非直線
形状の接続部分を介して接続させるための部分を設け、
第１および第２のパターンの非直線形状の接続部分が合
致するように、半導体基板と、第１または第２のレチク
ルの相対的な位置を制御し、第１または第２のレチクル
を介して半導体基板上に光を照射するようにしたので、
半導体装置の設計の自由度が向上する。
第１および第２のレチクルに、これらにより半導体基板
上に露光形成される第１および第２のパターンを非直線
形状の接続部分を介して接続させるための部分を設け、
第１および第２のパターンの非直線形状の接続部分が合
致するように、半導体基板と、第１または第２のレチク
ルの相対的な位置を制御し、第１または第２のレチクル
を介して半導体基板上に光を照射するようにしたので、
半導体装置の設計の自由度が向上する。
【図１】本発明の半導体装置の構成の一例を説明する図
である。
である。
【図２】高精細度撮像装置の構成の一例を示す回路図で
ある。
ある。
【図３】図２の回路図の主要部分の信号のタイミングを
示すタイミングチャートである。
示すタイミングチャートである。
【図４】ＭＯＳ−ＦＥＴの構成の一例を示す図である。
【図５】本発明の半導体装置を高精細度撮像装置に応用
した場合の構成の一例を示す図である。
した場合の構成の一例を示す図である。
【図６】従来のＭＯＳ−ＦＥＴの配置の一例と、本発明
を適用した場合の配置の一例とを示す図である。
を適用した場合の配置の一例とを示す図である。
【図７】本発明のレチクルの構成の一例を示す図であ
る。
る。
【図８】本発明の半導体装置の他の構成の一例を示す図
である。
である。
【図９】レチクルと、最大露光領域との関係を示す図で
ある。
ある。
【図１０】高精細度撮像装置を２つの領域に分割する場
合の分割の一例を示す図である。
合の分割の一例を示す図である。
【図１１】分割された領域間で接続される配線パターン
の構成の一例を示す図である。
の構成の一例を示す図である。
【図１２】従来の半導体装置の構成の一例を示す図であ
る。
る。
１１ レチクル １２ 最大露光領域 ３０，３１ 配線パターン ３２ アライメント誤差補償用パターン ５０乃至５７ ＭＯＳ−ＦＥＴ ７０，７１ 分割領域 １７０，１７１ 分割領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/30 ５２０Ｚ
Claims (7)
- 【請求項１】 第１のレチクルにより第１のパターンを
半導体基板上に露光形成し、第２のレチクルにより、前
記第１のパターンの一部分と相互に接続するように第２
のパターンを前記半導体基板上に露光形成することによ
り得られる半導体装置において、 前記第１および第２のパターンが相互に接続する部分が
非直線形状とされていることを特徴とする半導体装置。 - 【請求項２】 前記第１および第２のパターンが接続す
る部分の近傍に配置される前記半導体装置を構成する素
子が、前記接続する部分に対応して非直線的に配置され
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記非直線形状は歯形形状であることを
特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 前記非直線形状は波形形状であることを
特徴とする請求項１または２に記載の半導体装置。 - 【請求項５】 前記接続する部分は、前記半導体基板の
素子分離領域上に位置することを特徴とする請求項１乃
至４のいずれかに記載の半導体装置。 - 【請求項６】 他のレチクルにより露光形成された他の
パターンの一部分と相互に接続するように、所定のパタ
ーンを半導体基板上に露光形成するレチクルにおいて、 前記半導体基板上に露光形成される前記所定のパターン
を、前記他のパターンと非直線形状の接続部分を介して
接続させるための部分を備えることを特徴とするレチク
ル。 - 【請求項７】 第１のレチクルにより第１のパターンを
半導体基板上に露光形成し、第２のレチクルにより、前
記第１のパターンの一部分と相互に接続するように第２
のパターンを前記半導体基板上に露光形成する投影露光
方法において、 前記第１および第２のレチクルに、これらにより前記半
導体基板上に露光形成される前記第１および第２のパタ
ーンを非直線形状の接続部分を介して接続させるための
部分を設け、 前記第１および第２のパターンの前記非直線形状の接続
部分が合致するように前記半導体基板と、前記第１また
は第２のレチクルの相対的な位置を制御し、 前記第１または第２のレチクルを介して前記半導体基板
上に光を照射することを特徴とする投影露光方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00193796A JP4075019B2 (ja) | 1996-01-10 | 1996-01-10 | 固体撮像装置 |
| US08/781,105 US5888676A (en) | 1996-01-10 | 1997-01-09 | Projection-exposure method for manufacturing semiconductor device and devices made using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00193796A JP4075019B2 (ja) | 1996-01-10 | 1996-01-10 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190962A true JPH09190962A (ja) | 1997-07-22 |
| JP4075019B2 JP4075019B2 (ja) | 2008-04-16 |
Family
ID=11515532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00193796A Expired - Lifetime JP4075019B2 (ja) | 1996-01-10 | 1996-01-10 | 固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5888676A (ja) |
| JP (1) | JP4075019B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005346A (ja) * | 2001-06-21 | 2003-01-08 | Toshiba Corp | マスク製造方法及びマスク製造装置 |
| JP2006209019A (ja) * | 2005-01-31 | 2006-08-10 | Fujitsu Ltd | 配線接続方法、レチクル、及び半導体装置 |
| WO2007086169A1 (ja) * | 2006-01-26 | 2007-08-02 | Sharp Kabushiki Kaisha | 表示パネル用の基板の製造方法、表示パネルの製造方法およびフォトマスク |
| JP2007194339A (ja) * | 2006-01-18 | 2007-08-02 | Nikon Corp | 固体撮像素子 |
| KR100809717B1 (ko) * | 2007-01-12 | 2008-03-06 | 삼성전자주식회사 | 더블 패터닝된 패턴의 전기적 특성을 콘트롤할 수 있는반도체 소자 및 그의 패턴 콘트롤방법 |
| US7732239B2 (en) | 2007-04-12 | 2010-06-08 | Renesas Technology Corp. | Method for manufacturing solid-state image sensor |
| JP2010141093A (ja) * | 2008-12-11 | 2010-06-24 | Sony Corp | 半導体装置とその製造方法 |
| JP2011227188A (ja) * | 2010-04-16 | 2011-11-10 | Showa Denko Kk | レチクル、パターン加工基板の製造方法、半導体積層基板の製造方法および半導体発光素子の製造方法 |
| US8852830B2 (en) | 2012-02-24 | 2014-10-07 | Canon Kabushiki Kaisha | Photomask and semiconductor apparatus manufacturing method |
| KR20160115727A (ko) | 2015-03-27 | 2016-10-06 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2828900A (en) * | 1999-04-28 | 2000-11-17 | Nikon Corporation | Exposure method, exposure device, exposure system, mask and device manufacturingmethod |
| JP2001154371A (ja) | 1999-11-30 | 2001-06-08 | Nikon Corp | 回路デバイスや表示デバイスの製造方法、及び大型ディスプレー装置 |
| TW495836B (en) * | 2000-02-02 | 2002-07-21 | Nikon Corp | Scanning exposure method and device |
| JP2004111866A (ja) | 2002-09-20 | 2004-04-08 | Canon Inc | 半導体装置の製造方法 |
| KR100575230B1 (ko) * | 2002-12-28 | 2006-05-02 | 엘지.필립스 엘시디 주식회사 | 노광 장치를 이용한 노광 방법 |
| TW200719080A (en) * | 2005-11-11 | 2007-05-16 | Innolux Display Corp | A photo mask for alleviate stitching effect and an exposing method using the same |
| JP2008046210A (ja) * | 2006-08-11 | 2008-02-28 | Elpida Memory Inc | レチクル及びこれを用いた露光方法及び装置、並びにレチクルのパターン作成方法、パターン形成方法及び半導体装置 |
| CN102841501A (zh) * | 2012-09-12 | 2012-12-26 | 深圳市华星光电技术有限公司 | 掩膜及其制造方法 |
| US9082624B2 (en) * | 2013-01-02 | 2015-07-14 | International Business Machines Corporation | Signal path of a multiple-patterned semiconductor device |
| US8866306B2 (en) | 2013-01-02 | 2014-10-21 | International Business Machines Corporation | Signal path and method of manufacturing a multiple-patterned semiconductor device |
| US9099533B2 (en) | 2013-07-02 | 2015-08-04 | International Business Machines Corporation | Semiconductor device with distinct multiple-patterned conductive tracks on a same level |
| KR102275708B1 (ko) | 2015-04-24 | 2021-07-09 | 삼성전자주식회사 | 디스플레이 드라이버 집적 회로의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287908A (ja) * | 1990-10-03 | 1992-10-13 | Fujitsu Ltd | 露光装置および露光方法 |
| JPH0685202A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体記憶装置の製造方法 |
| WO1995016276A1 (fr) * | 1993-12-07 | 1995-06-15 | Kabushiki Kaisha Toshiba | Afficheur et sa fabrication |
| JPH0997759A (ja) * | 1995-09-29 | 1997-04-08 | Nikon Corp | 荷電粒子線転写装置，パターン分割方法，マスクおよび荷電粒子線転写方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5674413A (en) * | 1993-12-23 | 1997-10-07 | International Business Machines Corporation | Scattering reticle for electron beam systems |
| US5523580A (en) * | 1993-12-23 | 1996-06-04 | International Business Machines Corporation | Reticle having a number of subfields |
-
1996
- 1996-01-10 JP JP00193796A patent/JP4075019B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-09 US US08/781,105 patent/US5888676A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287908A (ja) * | 1990-10-03 | 1992-10-13 | Fujitsu Ltd | 露光装置および露光方法 |
| JPH0685202A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体記憶装置の製造方法 |
| WO1995016276A1 (fr) * | 1993-12-07 | 1995-06-15 | Kabushiki Kaisha Toshiba | Afficheur et sa fabrication |
| JPH0997759A (ja) * | 1995-09-29 | 1997-04-08 | Nikon Corp | 荷電粒子線転写装置，パターン分割方法，マスクおよび荷電粒子線転写方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005346A (ja) * | 2001-06-21 | 2003-01-08 | Toshiba Corp | マスク製造方法及びマスク製造装置 |
| JP2006209019A (ja) * | 2005-01-31 | 2006-08-10 | Fujitsu Ltd | 配線接続方法、レチクル、及び半導体装置 |
| JP2007194339A (ja) * | 2006-01-18 | 2007-08-02 | Nikon Corp | 固体撮像素子 |
| WO2007086169A1 (ja) * | 2006-01-26 | 2007-08-02 | Sharp Kabushiki Kaisha | 表示パネル用の基板の製造方法、表示パネルの製造方法およびフォトマスク |
| KR100809717B1 (ko) * | 2007-01-12 | 2008-03-06 | 삼성전자주식회사 | 더블 패터닝된 패턴의 전기적 특성을 콘트롤할 수 있는반도체 소자 및 그의 패턴 콘트롤방법 |
| US8030693B2 (en) | 2007-04-12 | 2011-10-04 | Renesas Electronics Corporation | Solid-state image sensor |
| US7732239B2 (en) | 2007-04-12 | 2010-06-08 | Renesas Technology Corp. | Method for manufacturing solid-state image sensor |
| JP2010141093A (ja) * | 2008-12-11 | 2010-06-24 | Sony Corp | 半導体装置とその製造方法 |
| JP2011227188A (ja) * | 2010-04-16 | 2011-11-10 | Showa Denko Kk | レチクル、パターン加工基板の製造方法、半導体積層基板の製造方法および半導体発光素子の製造方法 |
| US8852830B2 (en) | 2012-02-24 | 2014-10-07 | Canon Kabushiki Kaisha | Photomask and semiconductor apparatus manufacturing method |
| KR20160115727A (ko) | 2015-03-27 | 2016-10-06 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| US9761625B2 (en) | 2015-03-27 | 2017-09-12 | Renesas Electronics Corporation | Image sensor having overlapping exposure regions and pixels with misaligned photodiodes |
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