JPH09265441A - 分散型ｃｐｕ通信処理装置 - Google Patents
分散型ｃｐｕ通信処理装置Info
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- JPH09265441A JPH09265441A JP8073372A JP7337296A JPH09265441A JP H09265441 A JPH09265441 A JP H09265441A JP 8073372 A JP8073372 A JP 8073372A JP 7337296 A JP7337296 A JP 7337296A JP H09265441 A JPH09265441 A JP H09265441A
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- 238000004891 communication Methods 0.000 title claims abstract description 53
- 230000009977 dual effect Effects 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 description 8
- 230000005856 abnormality Effects 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
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- 230000008707 rearrangement Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 主ＣＰＵ側での処理速度が遅くなるのを防止
し得る分散型ＣＰＵ通信処理装置を提供する。 【解決手段】 装置全体の制御を行う主ＣＰＵ11と、外
部通信装置５との間でシリアル通信処理を行う副ＣＰＵ
21と、メモリ４とを有する分散型ＣＰＵ通信処理装置１
であって、メモリ４としてデュアルポート式のものを使
用し、かつ主ＣＰＵ11とメモリ４とを汎用バス12により
接続するとともに、副ＣＰＵ21とメモリ４とをローカル
バス22で接続したものである。
し得る分散型ＣＰＵ通信処理装置を提供する。 【解決手段】 装置全体の制御を行う主ＣＰＵ11と、外
部通信装置５との間でシリアル通信処理を行う副ＣＰＵ
21と、メモリ４とを有する分散型ＣＰＵ通信処理装置１
であって、メモリ４としてデュアルポート式のものを使
用し、かつ主ＣＰＵ11とメモリ４とを汎用バス12により
接続するとともに、副ＣＰＵ21とメモリ４とをローカル
バス22で接続したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、分散型ＣＰＵ通信
処理装置に関するものである。
処理装置に関するものである。
【０００２】
【従来の技術】従来、マイコンシステムにより、シリア
ル通信を目的とした通信システムを構築する場合、複数
のＣＰＵ（演算制御部）を有する分散型の通信処理装置
が使用されている。
ル通信を目的とした通信システムを構築する場合、複数
のＣＰＵ（演算制御部）を有する分散型の通信処理装置
が使用されている。
【０００３】この種の分散型ＣＰＵ通信処理装置には、
全体の制御を行うための主ＣＰＵと、通信処理を行うた
めの副ＣＰＵとが設けられており、主ＣＰＵ、副ＣＰ
Ｕ、メモリとは、汎用バスにより接続されていた。
全体の制御を行うための主ＣＰＵと、通信処理を行うた
めの副ＣＰＵとが設けられており、主ＣＰＵ、副ＣＰ
Ｕ、メモリとは、汎用バスにより接続されていた。
【０００４】
【発明が解決しようとする課題】従来の分散型の通信処
理装置によると、通信処理専用に副ＣＰＵが設けられて
いるが、メモリに対するアクセスは汎用バスを介して行
われており、この汎用バスにおけるデータ転送速度が遅
いため、主ＣＰＵ側での処理速度も遅くなり、特にシリ
アル通信の負荷が大きい程、その影響が顕著に顕れると
いう問題があった。
理装置によると、通信処理専用に副ＣＰＵが設けられて
いるが、メモリに対するアクセスは汎用バスを介して行
われており、この汎用バスにおけるデータ転送速度が遅
いため、主ＣＰＵ側での処理速度も遅くなり、特にシリ
アル通信の負荷が大きい程、その影響が顕著に顕れると
いう問題があった。
【０００５】そこで、本発明は、主ＣＰＵ側での処理速
度が遅くなるのを防止し得る分散型ＣＰＵ通信処理装置
を提供することを目的とする。
度が遅くなるのを防止し得る分散型ＣＰＵ通信処理装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明の分散型ＣＰＵ通信処理装置は、装置全体の
制御を行う主ＣＰＵと、外部通信装置との間でシリアル
通信処理を行う副ＣＰＵと、メモリとを有する分散型Ｃ
ＰＵ通信処理装置であって、上記メモリとしてデュアル
ポート式のものを使用し、かつ上記主ＣＰＵと上記メモ
リとを汎用バスにより接続するとともに、上記副ＣＰＵ
と上記メモリとをローカルバスで接続したものである。
め、本発明の分散型ＣＰＵ通信処理装置は、装置全体の
制御を行う主ＣＰＵと、外部通信装置との間でシリアル
通信処理を行う副ＣＰＵと、メモリとを有する分散型Ｃ
ＰＵ通信処理装置であって、上記メモリとしてデュアル
ポート式のものを使用し、かつ上記主ＣＰＵと上記メモ
リとを汎用バスにより接続するとともに、上記副ＣＰＵ
と上記メモリとをローカルバスで接続したものである。
【０００７】上記の構成によると、メモリをデュアルポ
ート式のものを使用するとともに、通信処理専用の副Ｃ
ＰＵとこのメモリとをローカルバスにより接続したの
で、例えば汎用バスを使用する場合に比べて、データの
転送速度を非常に速くすることができ、したがって主Ｃ
ＰＵ側での処理速度を速くすることができる。
ート式のものを使用するとともに、通信処理専用の副Ｃ
ＰＵとこのメモリとをローカルバスにより接続したの
で、例えば汎用バスを使用する場合に比べて、データの
転送速度を非常に速くすることができ、したがって主Ｃ
ＰＵ側での処理速度を速くすることができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態におけ
る分散型ＣＰＵ通信処理装置を、図１および図２に基づ
き説明する。
る分散型ＣＰＵ通信処理装置を、図１および図２に基づ
き説明する。
【０００９】図１は、分散型ＣＰＵ通信処理装置（以
下、単に通信処理装置という）１の概略構成を示すブロ
ック図である。この通信処理装置１は、大きく分けて、
装置全体の制御を行う主ＣＰＵ（主演算制御部）１１を
有する演算処理部２と、外部通信装置５との間でシリア
ル通信処理を行うための副ＣＰＵ（副演算制御部）２１
を有する通信処理部３と、これら両ＣＰＵ１１，２１
に、汎用バス（各種データの共通伝送路）１２およびロ
ーカルバス（主ＣＰＵ用の汎用バスとは独立した伝送
路）２２を介して接続されたデュアルポート式のメモリ
（ＤＰＲＡＭ：以下、共有メモリという）４とから構成
されている。
下、単に通信処理装置という）１の概略構成を示すブロ
ック図である。この通信処理装置１は、大きく分けて、
装置全体の制御を行う主ＣＰＵ（主演算制御部）１１を
有する演算処理部２と、外部通信装置５との間でシリア
ル通信処理を行うための副ＣＰＵ（副演算制御部）２１
を有する通信処理部３と、これら両ＣＰＵ１１，２１
に、汎用バス（各種データの共通伝送路）１２およびロ
ーカルバス（主ＣＰＵ用の汎用バスとは独立した伝送
路）２２を介して接続されたデュアルポート式のメモリ
（ＤＰＲＡＭ：以下、共有メモリという）４とから構成
されている。
【００１０】上記通信処理部３は、上記副ＣＰＵ２１の
他に、通信処理での演算・制御を行う副ＣＰＵ２１と外
部通信装置５との間でインターフェイスを行うシリアル
通信部（ＳＣＡ：シリアルコントロール アダプタ）２
３と、装置内部の伝送路に設けられたＲＳ−２３２Ｃ用
ドライバ／レシーバ２４と、その他通信の制御に必要な
もの、例えば通信の制御プログラムが記憶されたプログ
ラム格納部（ＥＰＲＯＭ）２５と、制御プログラムが必
要とするデータを一時的に記憶する演算記憶部（ＳＲＡ
Ｍ：スタティック ランダム アクセスメモリ）２６
と、副ＣＰＵ２１とドライバ／レシーバ２４との間に設
けられた制御線制御用の入出力部（ＰＩＯ：パラレル
インプットアウトプット）２７と、副ＣＰＵ２１に割込
コントローラを介して定期的に時間を知らせるタイマ部
（ＣＴＣ：カウンタ タイマー サーキット）２８と、
副ＣＰＵ２１での異常を監視する異常監視部（ＷＤＴ：
ウオッチ ドック タイマ）２９などを有している。勿
論、これら副ＣＰＵ２１、シリアル通信部２３、プログ
ラム格納部２５および演算記憶部２６は、上記ローカル
バス２２に接続されている。
他に、通信処理での演算・制御を行う副ＣＰＵ２１と外
部通信装置５との間でインターフェイスを行うシリアル
通信部（ＳＣＡ：シリアルコントロール アダプタ）２
３と、装置内部の伝送路に設けられたＲＳ−２３２Ｃ用
ドライバ／レシーバ２４と、その他通信の制御に必要な
もの、例えば通信の制御プログラムが記憶されたプログ
ラム格納部（ＥＰＲＯＭ）２５と、制御プログラムが必
要とするデータを一時的に記憶する演算記憶部（ＳＲＡ
Ｍ：スタティック ランダム アクセスメモリ）２６
と、副ＣＰＵ２１とドライバ／レシーバ２４との間に設
けられた制御線制御用の入出力部（ＰＩＯ：パラレル
インプットアウトプット）２７と、副ＣＰＵ２１に割込
コントローラを介して定期的に時間を知らせるタイマ部
（ＣＴＣ：カウンタ タイマー サーキット）２８と、
副ＣＰＵ２１での異常を監視する異常監視部（ＷＤＴ：
ウオッチ ドック タイマ）２９などを有している。勿
論、これら副ＣＰＵ２１、シリアル通信部２３、プログ
ラム格納部２５および演算記憶部２６は、上記ローカル
バス２２に接続されている。
【００１１】次に、この通信処理装置１における概略的
な処理手順を、図２に基づき説明する。まず、初期処理
が行われた後自己診断が行われ、そして割込監視によ
り、受信処理または送信処理が行われる。
な処理手順を、図２に基づき説明する。まず、初期処理
が行われた後自己診断が行われ、そして割込監視によ
り、受信処理または送信処理が行われる。
【００１２】上記各処理について、以下、具体的に説明
する。まず、初期処理では、内部変数の初期化、ハード
ウェアの初期化、割込設定などが行われる。
する。まず、初期処理では、内部変数の初期化、ハード
ウェアの初期化、割込設定などが行われる。
【００１３】次に、自己診断処理では、メモリ（ＲＡ
Ｍ，ＲＯＭなど）のリード／ライトのチェックが行われ
る。次に、割込監視により割込処理の有無が監視されて
おり、割込処理があった場合には、以下の受信処理また
は送信処理が行われる。
Ｍ，ＲＯＭなど）のリード／ライトのチェックが行われ
る。次に、割込監視により割込処理の有無が監視されて
おり、割込処理があった場合には、以下の受信処理また
は送信処理が行われる。
【００１４】すなわち、外部通信装置５からのデータを
受信すると、受信割込が発せられ、その受信データはバ
ッファに転送される。ここで受信データのチェックとデ
ータ処理（例えば、並び替え、数値変換など）とが行わ
れ、エラーが無ければ、受信データがローカルバス２２
を介して共有メモリ４に転送（ＤＭＡ転送）されて書き
込まれる。この共有メモリ４に書き込まれたデータは、
主ＣＰＵ１１により読み出される。なお、受信データに
エラーがあれば、再度、データの送信要求が外部通信装
置５に出力される。
受信すると、受信割込が発せられ、その受信データはバ
ッファに転送される。ここで受信データのチェックとデ
ータ処理（例えば、並び替え、数値変換など）とが行わ
れ、エラーが無ければ、受信データがローカルバス２２
を介して共有メモリ４に転送（ＤＭＡ転送）されて書き
込まれる。この共有メモリ４に書き込まれたデータは、
主ＣＰＵ１１により読み出される。なお、受信データに
エラーがあれば、再度、データの送信要求が外部通信装
置５に出力される。
【００１５】一方、主ＣＰＵ１１から共有メモリ４に送
信データの書き込みがあった場合、副ＣＰＵ２１に割り
込みがかけられる。この割込処理により、主ＣＰＵ１１
によってセットされた送信データが副ＣＰＵ２１の内部
のバッファに読み出され、そしてシリアル通信部２３お
よびドライバ／レシーバ２４を介して、外部通信装置５
側に送り出される。
信データの書き込みがあった場合、副ＣＰＵ２１に割り
込みがかけられる。この割込処理により、主ＣＰＵ１１
によってセットされた送信データが副ＣＰＵ２１の内部
のバッファに読み出され、そしてシリアル通信部２３お
よびドライバ／レシーバ２４を介して、外部通信装置５
側に送り出される。
【００１６】なお、割込処理の中に異常監視割込処理が
あるが、この割込処理は、副ＣＰＵ２１が異常監視部２
９に対して、制御周期内に作動信号を送るようにしてお
り、この動作信号が無くなった場合、副ＣＰＵ２１に異
常が起こったものとして割り込みをかけ、副ＣＰＵ２１
が共有メモリ４にその状態を書き込むことにより、その
異常発生を主ＣＰＵ１１側に伝えるものである。
あるが、この割込処理は、副ＣＰＵ２１が異常監視部２
９に対して、制御周期内に作動信号を送るようにしてお
り、この動作信号が無くなった場合、副ＣＰＵ２１に異
常が起こったものとして割り込みをかけ、副ＣＰＵ２１
が共有メモリ４にその状態を書き込むことにより、その
異常発生を主ＣＰＵ１１側に伝えるものである。
【００１７】このように、共有メモリ４をデュアルポー
ト式のものを使用するとともに、通信処理専用の副ＣＰ
Ｕ２１とこの共有メモリ４とをローカルバス２２により
接続したので、従来のように汎用バスを使用する場合に
比べて、データの転送速度を非常に速くすることがで
き、したがって主ＣＰＵ１１側での処理速度を速くする
ことができ、特にシリアル通信の負荷が大きい場合に
は、その効果が大きい。なお、この通信処理装置は、例
えば多チャネル通信システムに利用することができる。
ト式のものを使用するとともに、通信処理専用の副ＣＰ
Ｕ２１とこの共有メモリ４とをローカルバス２２により
接続したので、従来のように汎用バスを使用する場合に
比べて、データの転送速度を非常に速くすることがで
き、したがって主ＣＰＵ１１側での処理速度を速くする
ことができ、特にシリアル通信の負荷が大きい場合に
は、その効果が大きい。なお、この通信処理装置は、例
えば多チャネル通信システムに利用することができる。
【００１８】
【発明の効果】以上のように本発明の構成によると、主
ＣＰＵと、副ＣＰＵと、メモリとを有する分散型の通信
処理装置において、メモリをデュアルポート式のものを
使用するとともに、通信処理専用の副ＣＰＵとメモリと
をローカルバスにより接続したので、例えば汎用バスを
使用する場合に比べて、データの転送速度を非常に速く
することができ、したがって主ＣＰＵ側での処理速度も
速くすることができ、特にシリアル通信の負荷が大きい
場合にはその効果が大きい。
ＣＰＵと、副ＣＰＵと、メモリとを有する分散型の通信
処理装置において、メモリをデュアルポート式のものを
使用するとともに、通信処理専用の副ＣＰＵとメモリと
をローカルバスにより接続したので、例えば汎用バスを
使用する場合に比べて、データの転送速度を非常に速く
することができ、したがって主ＣＰＵ側での処理速度も
速くすることができ、特にシリアル通信の負荷が大きい
場合にはその効果が大きい。
【図１】本発明の実施の形態における通信処理装置の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】同通信処理装置における処理手順を示すフロー
チャートである。
チャートである。
１ 分散型ＣＰＵ通信処理装置 ２ 演算処理部 ３ 通信処理部 ４ メモリ ５ 外部通信装置 １１ 主ＣＰＵ １２ 汎用バス ２１ 副ＣＰＵ ２２ ローカルバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 寿嗣 大阪府大阪市此花区西九条５丁目３番28号 日立造船株式会社内
Claims (1)
- 【請求項１】装置全体の制御を行う主ＣＰＵと、外部通
信装置との間でシリアル通信処理を行う副ＣＰＵと、メ
モリとを有する分散型ＣＰＵ通信処理装置であって、上
記メモリとしてデュアルポート式のものを使用し、かつ
上記主ＣＰＵと上記メモリとを汎用バスにより接続する
とともに、上記副ＣＰＵと上記メモリとをローカルバス
で接続したことを特徴とする分散型ＣＰＵ通信処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073372A JPH09265441A (ja) | 1996-03-28 | 1996-03-28 | 分散型ｃｐｕ通信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073372A JPH09265441A (ja) | 1996-03-28 | 1996-03-28 | 分散型ｃｐｕ通信処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265441A true JPH09265441A (ja) | 1997-10-07 |
Family
ID=13516290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073372A Pending JPH09265441A (ja) | 1996-03-28 | 1996-03-28 | 分散型ｃｐｕ通信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265441A (ja) |
-
1996
- 1996-03-28 JP JP8073372A patent/JPH09265441A/ja active Pending
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