JPH09198250A - 記憶方法及び装置 - Google Patents
記憶方法及び装置Info
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- JPH09198250A JPH09198250A JP843796A JP843796A JPH09198250A JP H09198250 A JPH09198250 A JP H09198250A JP 843796 A JP843796 A JP 843796A JP 843796 A JP843796 A JP 843796A JP H09198250 A JPH09198250 A JP H09198250A
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Abstract
(57)【要約】
【課題】 パイプライン処理に好適な記憶装置を提供す
る。 【解決手段】 パイプライン処理Ａ〜ＤのためにＲＡＭ
１０３からデータを順次に読出し、ラッチ２１０〜２１
３にラッチさせる。このラッチ順を変更することにより
パイプライン処理の処理順の変更に対応させる。
る。 【解決手段】 パイプライン処理Ａ〜ＤのためにＲＡＭ
１０３からデータを順次に読出し、ラッチ２１０〜２１
３にラッチさせる。このラッチ順を変更することにより
パイプライン処理の処理順の変更に対応させる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリから読み出さ
れたデータと一時的に記憶するための記憶方法及び装置
に関するものである。
れたデータと一時的に記憶するための記憶方法及び装置
に関するものである。
【０００２】
【従来の技術】複数の処理をパイプライン処理する情報
処理システムにおいては、各処理のために必要とするデ
ータをその処理順序に応じて予め読み出してメモリの他
の記憶領域は他のメモリに、一時的に記憶しておき、効
率的にパイプライン処理をすることが従来から行なわれ
ていた。
処理システムにおいては、各処理のために必要とするデ
ータをその処理順序に応じて予め読み出してメモリの他
の記憶領域は他のメモリに、一時的に記憶しておき、効
率的にパイプライン処理をすることが従来から行なわれ
ていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前記の
様な従来例において、パイプライン処理の処理順番が途
中で変更される様な場合には、データが一時記憶される
順序と処理する順序が対応せずに、処理効率が落ちる場
合があった。そこで本発明の目的はパイプライン処理の
処理順序の変化に対応させ、無駄なオーバヘッドを取り
除く記憶方法および装置を提案することにある。
様な従来例において、パイプライン処理の処理順番が途
中で変更される様な場合には、データが一時記憶される
順序と処理する順序が対応せずに、処理効率が落ちる場
合があった。そこで本発明の目的はパイプライン処理の
処理順序の変化に対応させ、無駄なオーバヘッドを取り
除く記憶方法および装置を提案することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、データを記憶する第１の
記憶手段と、該第１の記憶手段よりデータを読み出す手
段と、第２の記憶手段と、該読み出し手段より順次に読
み出されたデータの前記第２の記憶手段への書込み順
を、可変設定する制御手段とを具えた。
るために、請求項１の発明は、データを記憶する第１の
記憶手段と、該第１の記憶手段よりデータを読み出す手
段と、第２の記憶手段と、該読み出し手段より順次に読
み出されたデータの前記第２の記憶手段への書込み順
を、可変設定する制御手段とを具えた。
【０００５】請求項２の発明は、前記第１の記憶手段に
記憶されるデータはパイプライン処理に使用されるデー
タであって、前記制御手段は前記パイプラインの処理順
序に対応させて前記第２の記憶手段への書込み順を可変
とすることを特徴とする。
記憶されるデータはパイプライン処理に使用されるデー
タであって、前記制御手段は前記パイプラインの処理順
序に対応させて前記第２の記憶手段への書込み順を可変
とすることを特徴とする。
【０００６】請求項３の発明は、前記第２の記憶手段は
複数のラッチ回路で構成され、前記制御手段により設定
された書込み順に従って当該複数のラッチ回路に前記デ
ータを順次に記憶して行くことを特徴とする。
複数のラッチ回路で構成され、前記制御手段により設定
された書込み順に従って当該複数のラッチ回路に前記デ
ータを順次に記憶して行くことを特徴とする。
【０００７】請求項４の発明は、前記制御手段はカウン
タおよび接続変更回路により構成され、カウンタの計数
値に対応させて、前記複数のラッチ回路への書込み順を
決定し、前記第１の記憶手段から読出されたデータを供
給するラッチ回路を前記接続変更回路により変更するこ
とにより当該書込み順を変更することを特徴とする。
タおよび接続変更回路により構成され、カウンタの計数
値に対応させて、前記複数のラッチ回路への書込み順を
決定し、前記第１の記憶手段から読出されたデータを供
給するラッチ回路を前記接続変更回路により変更するこ
とにより当該書込み順を変更することを特徴とする。
【０００８】請求項５の発明は、第１のメモリに記憶さ
れたデータをパイプライン処理のために読出して第２の
メモリに順次に書込む記憶方法において、前記パイプラ
インの処理順序に対応させて、前記データの前記第２の
メモリへの書込み順序を可変設定することを特徴とす
る。
れたデータをパイプライン処理のために読出して第２の
メモリに順次に書込む記憶方法において、前記パイプラ
インの処理順序に対応させて、前記データの前記第２の
メモリへの書込み順序を可変設定することを特徴とす
る。
【０００９】請求項１〜５の発明では読出したデータの
書込み順を変えることによって、パイプライン処理順の
変更に対応させる。
書込み順を変えることによって、パイプライン処理順の
変更に対応させる。
【００１０】さらに、請求項３の発明は、第２データ記
憶手段としてラッチ回路を用いることにより装置を簡素
な構成とすることができる。
憶手段としてラッチ回路を用いることにより装置を簡素
な構成とすることができる。
【００１１】さらに、請求項４の発明は制御手段にカウ
ンタを用いることにより装置を簡素な構成とすることが
できる。
ンタを用いることにより装置を簡素な構成とすることが
できる。
【００１２】
（実施例１）図１は本発明実施例の構成図の一例であ
る。１０１はＣＰＵ（中央演算処理装置）である。１０
２はＣＰＵ１０１の制御プログラム及び各種データを格
納するＲＯＭ（リードオンリメモリ）である。１０３は
各種データを格納するＲＡＭ（ランダムアクセスメモ
リ）である。１０４はＣＰＵ１０１を介さずに直接メモ
リのアクセスを制御するＤＭＡＣ（ダイレクトメモリア
クセスコントローラ）である。１０５はＤＭＡＣ１０４
のリクエストソースであり、１０６〜１０９の処理（回
路）Ａ〜ＤがＲＡＭ１０３上の必要とするデータを読み
出し、一時的に記憶しておく一時記憶部である。本発明
の特徴は一時記憶部１０５の内部構成にある。処理回路
１０６〜１０９は、ある処理を担当する機能モジュール
で、一時記憶部１０５にラッチされるデータを用いて、
図３の（１）に示す様なパイプライン処理を行うことを
想定している。ここで各処理時間は同一であると仮定す
る。図２は一時記憶部１０５の詳細を示す。図２におい
て、２０２はＤＭＡＣ１０４のインターフェイスを行う
ＤＭＡインタフェース（Ｉ／Ｆ）である。ＤＭＡＩ／Ｆ
２０からデータ要求信号（ＤＲＥＱ）が出力されＤＭＡ
Ｃ１０４はＲＡＭ１０３からのデータの読出しを待って
データ確立信号ＡＣＫを返す。
る。１０１はＣＰＵ（中央演算処理装置）である。１０
２はＣＰＵ１０１の制御プログラム及び各種データを格
納するＲＯＭ（リードオンリメモリ）である。１０３は
各種データを格納するＲＡＭ（ランダムアクセスメモ
リ）である。１０４はＣＰＵ１０１を介さずに直接メモ
リのアクセスを制御するＤＭＡＣ（ダイレクトメモリア
クセスコントローラ）である。１０５はＤＭＡＣ１０４
のリクエストソースであり、１０６〜１０９の処理（回
路）Ａ〜ＤがＲＡＭ１０３上の必要とするデータを読み
出し、一時的に記憶しておく一時記憶部である。本発明
の特徴は一時記憶部１０５の内部構成にある。処理回路
１０６〜１０９は、ある処理を担当する機能モジュール
で、一時記憶部１０５にラッチされるデータを用いて、
図３の（１）に示す様なパイプライン処理を行うことを
想定している。ここで各処理時間は同一であると仮定す
る。図２は一時記憶部１０５の詳細を示す。図２におい
て、２０２はＤＭＡＣ１０４のインターフェイスを行う
ＤＭＡインタフェース（Ｉ／Ｆ）である。ＤＭＡＩ／Ｆ
２０からデータ要求信号（ＤＲＥＱ）が出力されＤＭＡ
Ｃ１０４はＲＡＭ１０３からのデータの読出しを待って
データ確立信号ＡＣＫを返す。
【００１３】ＤＭＡＩ／Ｆ２０２ではＡＣＫ信号に応じ
て一時記憶用ラッチ（Ｌａｔｃｈ）２１０〜２１３にデ
ータをラッチするラッチパルスを生成する。さらに、デ
ータ要求元のＤＭＡＩ／Ｆ２０２が要求終了信号（ＬＡ
ＳＴ）を返すと、ＤＭＡＣ１０４側では、１回の要求が
終了したことを認知することを仮定している。図２にお
いて、２０３〜２１７の回路が本発明の特徴する箇所で
ある。
て一時記憶用ラッチ（Ｌａｔｃｈ）２１０〜２１３にデ
ータをラッチするラッチパルスを生成する。さらに、デ
ータ要求元のＤＭＡＩ／Ｆ２０２が要求終了信号（ＬＡ
ＳＴ）を返すと、ＤＭＡＣ１０４側では、１回の要求が
終了したことを認知することを仮定している。図２にお
いて、２０３〜２１７の回路が本発明の特徴する箇所で
ある。
【００１４】２１４〜２１７は２１０〜２１３のＬａｔ
ｃｈＡ〜Ｄに対して、有効データの有無を示すフラグ回
路でありフリップフロップＦＡ〜ＦＤで構成される。ま
ず１０６〜１０９の各処理回路Ａ〜Ｄを始める前にフリ
ップフロップＦＡ〜ＦＤに対してクリア信号ＣＬＲＡ〜
ＣＬＲＤ信号を出力して初期化する。フラグの初期化が
なされるとゲート回路２０３を通してＤＭＡＩ／Ｆ２０
２に対してデータ要求信号（ＲＥＱ）を供給し、それに
よってＤＭＡＩ／Ｆ２０２とＤＭＡＣ１０４の間でハン
ドシェイクが行われる。
ｃｈＡ〜Ｄに対して、有効データの有無を示すフラグ回
路でありフリップフロップＦＡ〜ＦＤで構成される。ま
ず１０６〜１０９の各処理回路Ａ〜Ｄを始める前にフリ
ップフロップＦＡ〜ＦＤに対してクリア信号ＣＬＲＡ〜
ＣＬＲＤ信号を出力して初期化する。フラグの初期化が
なされるとゲート回路２０３を通してＤＭＡＩ／Ｆ２０
２に対してデータ要求信号（ＲＥＱ）を供給し、それに
よってＤＭＡＩ／Ｆ２０２とＤＭＡＣ１０４の間でハン
ドシェイクが行われる。
【００１５】２０４は接続変更回路であり、プライオリ
ティ回路２０５に入力される各要求信号ＲＥＱＡ〜Ｄの
接続の要否を決定する。図３の（１）の処理順序ＡＢＣ
Ｄでパイプライン処理が構成される場合には、プライオ
リティ回路２０５への入力１〜４は、１＝Ａ，２＝Ｂ，
３＝Ｃ，４＝Ｄとなる。まず、最も優先度の高い２１０
のＬａｔｃｈＡが選択され、最初の要求に対するデータ
をラッチする。この時２１０のＬａｔｃｈＡにｍ番目の
データがラッチされると、２１４のフラグＦＡがセット
される。ここでｍというのは１回の要求に対するアクセ
ス回数のことである。
ティ回路２０５に入力される各要求信号ＲＥＱＡ〜Ｄの
接続の要否を決定する。図３の（１）の処理順序ＡＢＣ
Ｄでパイプライン処理が構成される場合には、プライオ
リティ回路２０５への入力１〜４は、１＝Ａ，２＝Ｂ，
３＝Ｃ，４＝Ｄとなる。まず、最も優先度の高い２１０
のＬａｔｃｈＡが選択され、最初の要求に対するデータ
をラッチする。この時２１０のＬａｔｃｈＡにｍ番目の
データがラッチされると、２１４のフラグＦＡがセット
される。ここでｍというのは１回の要求に対するアクセ
ス回数のことである。
【００１６】本実施例では説明のために、ｍ＝１とし、
１回のみのアクセスとしているが、例えば、１回の要求
に対して４回アクセスするのであれば、ｍ＝４となり、
４発のラッチパルスが生成されることになり、Ｌａｔｃ
ｈＡは４×ｎ（データバス幅）ビットのラッチ群とな
る。この場合には、フリップフロップＦＡはｍ＝４番目
のラッチパルスの発生によってセットされることにな
る。以下、同様の動作でＬａｔｃｈＢ，Ｃ，Ｄと順にラ
ッチが行なわれる。ここで、各処理が終了すると、各々
ＣＬＲ信号をだして、各フラグ回路をリセットする。こ
のことによって、再びゲート回路２０３にデータ要求信
号ＲＥＱが発生し、上記と同様のサイクルが繰返される
ことになる。ここで、図３に示す様に、ある時点で、パ
イプライン処理順序が（１）→（２）へと変化する場合
を考える。この場合、今までのラッチ順序だとパイプラ
イン処理順序とラッチ順序とがかみ合わず、オーバヘッ
ドが生じ、処理効率が落ちる。そこで、この時には、接
続変更回路２０４によってラッチ順序をＢＤＡＣの順に
切換える。これにより、このオーバヘッドを取り除くこ
とができる。
１回のみのアクセスとしているが、例えば、１回の要求
に対して４回アクセスするのであれば、ｍ＝４となり、
４発のラッチパルスが生成されることになり、Ｌａｔｃ
ｈＡは４×ｎ（データバス幅）ビットのラッチ群とな
る。この場合には、フリップフロップＦＡはｍ＝４番目
のラッチパルスの発生によってセットされることにな
る。以下、同様の動作でＬａｔｃｈＢ，Ｃ，Ｄと順にラ
ッチが行なわれる。ここで、各処理が終了すると、各々
ＣＬＲ信号をだして、各フラグ回路をリセットする。こ
のことによって、再びゲート回路２０３にデータ要求信
号ＲＥＱが発生し、上記と同様のサイクルが繰返される
ことになる。ここで、図３に示す様に、ある時点で、パ
イプライン処理順序が（１）→（２）へと変化する場合
を考える。この場合、今までのラッチ順序だとパイプラ
イン処理順序とラッチ順序とがかみ合わず、オーバヘッ
ドが生じ、処理効率が落ちる。そこで、この時には、接
続変更回路２０４によってラッチ順序をＢＤＡＣの順に
切換える。これにより、このオーバヘッドを取り除くこ
とができる。
【００１７】図４は、接続変更回路の具体的な一例を示
す。Ｒ＝４ｔｏ１のセレクタ（４０１〜４０４）が４個
存在する。ここでｋは、パイプライン処理を構成する処
理の個数である。この例ではＲ＝４としている。これら
のセレクタにおいて、選択信号Ｓ０，Ｓ１の値を変更す
ることによって、次段のプライオリティ回路への接続順
序を切り換える。図４において、Ｓ０＝０，Ｓ１＝０の
場合には、１＝Ａ，２＝Ｂ，３＝Ｃ，４＝Ｄ（優先順高
い方から１→４）であるが、Ｓ０＝０，Ｓ１＝１とする
と、１＝Ｂ，２＝Ｄ，３＝Ａ，４＝Ｃに接続される。さ
らに図４におけるＳ０，Ｓ１の制御だけでは変更できな
い組み合せ、例えばＡＢＣＤ→ＡＢＤＣなどは、（４０
１，４０２），（４０３，４０４）の２個１組にして、
選択信号を制御するか、もしくは、各セレクタ独立に選
択信号を制御する方法も考えられる。
す。Ｒ＝４ｔｏ１のセレクタ（４０１〜４０４）が４個
存在する。ここでｋは、パイプライン処理を構成する処
理の個数である。この例ではＲ＝４としている。これら
のセレクタにおいて、選択信号Ｓ０，Ｓ１の値を変更す
ることによって、次段のプライオリティ回路への接続順
序を切り換える。図４において、Ｓ０＝０，Ｓ１＝０の
場合には、１＝Ａ，２＝Ｂ，３＝Ｃ，４＝Ｄ（優先順高
い方から１→４）であるが、Ｓ０＝０，Ｓ１＝１とする
と、１＝Ｂ，２＝Ｄ，３＝Ａ，４＝Ｃに接続される。さ
らに図４におけるＳ０，Ｓ１の制御だけでは変更できな
い組み合せ、例えばＡＢＣＤ→ＡＢＤＣなどは、（４０
１，４０２），（４０３，４０４）の２個１組にして、
選択信号を制御するか、もしくは、各セレクタ独立に選
択信号を制御する方法も考えられる。
【００１８】（実施例２）図３−（３）の例は各処理の
時間幅がまちまちである場合の例である。この場合に
は、処理Ａが終了しても、まだ処理ＤのデータがＬａｔ
ｃｈＤにラッチされていない場合もあり得る。この時に
は、最高プライオリティのものがラッチされるごとにＳ
０，Ｓ１を切り換えて、まだラッチされていない残りの
ものを順に最高プライオリティに変化させて行く方法も
ある。例えば、ＬａｔｃｈＡにラッチされるとプライオ
リティはＡＢＣＤ→ＢＣＤＡに、ＬａｔｃｈＢがラッチ
されると、ＢＣＤＡ→ＣＤＡＢへと接続を変更するので
ある。
時間幅がまちまちである場合の例である。この場合に
は、処理Ａが終了しても、まだ処理ＤのデータがＬａｔ
ｃｈＤにラッチされていない場合もあり得る。この時に
は、最高プライオリティのものがラッチされるごとにＳ
０，Ｓ１を切り換えて、まだラッチされていない残りの
ものを順に最高プライオリティに変化させて行く方法も
ある。例えば、ＬａｔｃｈＡにラッチされるとプライオ
リティはＡＢＣＤ→ＢＣＤＡに、ＬａｔｃｈＢがラッチ
されると、ＢＣＤＡ→ＣＤＡＢへと接続を変更するので
ある。
【００１９】（実施例３）図５は本発明を説明するブロ
ック図である。基本的な部分は実施例１で説明した図２
と同じである。但し、ここでは、プライオリティ回路を
用いるかわりにカウンタ回路（５０４）を用いて、同様
の機能を実現している。パイプライン処理の構成が例の
様にＡ，Ｂ，Ｃ，Ｄの４つである場合には、４つの遷移
状態が表現できるものであれば、どの様なカウンタ回路
であってもよい。例えば、バイナリカウンタ、ジョンソ
ンカウンタ、グレイコードカウンタなどである。
ック図である。基本的な部分は実施例１で説明した図２
と同じである。但し、ここでは、プライオリティ回路を
用いるかわりにカウンタ回路（５０４）を用いて、同様
の機能を実現している。パイプライン処理の構成が例の
様にＡ，Ｂ，Ｃ，Ｄの４つである場合には、４つの遷移
状態が表現できるものであれば、どの様なカウンタ回路
であってもよい。例えば、バイナリカウンタ、ジョンソ
ンカウンタ、グレイコードカウンタなどである。
【００２０】それらのカウンタの出力をデコードして、
４つの状態０→１→２→３を順にくり返し移動して行く
回路が５０４である。この時、各フラグ回路ＦＡ〜ＦＤ
がセットされるクロック、すなわち、ｍ番目のラッチパ
ルスによって状態を遷移して行く。５０５の接続変更回
路は実施例１と同じである。Ｓ０＝０，Ｓ１＝１の場
合、状態０＝Ａ，１＝Ｂ，２＝Ｃ，３＝Ｄである。ここ
で図３に示す様に（１）→（２）にパイプラインの処理
順序が変更された場合にはＳ０＝０，Ｓ１＝１として、
状態０＝Ｂ，１＝Ｄ，２＝Ａ，３＝Ｃに変更することに
よって無駄なオーバヘッドを取り除く。
４つの状態０→１→２→３を順にくり返し移動して行く
回路が５０４である。この時、各フラグ回路ＦＡ〜ＦＤ
がセットされるクロック、すなわち、ｍ番目のラッチパ
ルスによって状態を遷移して行く。５０５の接続変更回
路は実施例１と同じである。Ｓ０＝０，Ｓ１＝１の場
合、状態０＝Ａ，１＝Ｂ，２＝Ｃ，３＝Ｄである。ここ
で図３に示す様に（１）→（２）にパイプラインの処理
順序が変更された場合にはＳ０＝０，Ｓ１＝１として、
状態０＝Ｂ，１＝Ｄ，２＝Ａ，３＝Ｃに変更することに
よって無駄なオーバヘッドを取り除く。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
パイプライン処理における処理順序が変更されても、そ
れに合せて、各処理に必要なデータをラッチする順序を
可変にすることができ、無駄なオーバヘッドを取り除
き、効率の良い処理を行うことができる。
パイプライン処理における処理順序が変更されても、そ
れに合せて、各処理に必要なデータをラッチする順序を
可変にすることができ、無駄なオーバヘッドを取り除
き、効率の良い処理を行うことができる。
【図１】本発明実施例１のシステム構成を示すブロック
図である。
図である。
【図２】一時記憶部１０５の構成を示す回路図である。
【図３】パイプライン処理順を示す説明図である。
【図４】プライオリティ回路２０５の構成を示す回路図
である。
である。
【図５】実施例３の構成を示す回路図である。
１０１ ＣＰＵ １０２ ＲＯＭ １０３ ＲＡＭ １０４ ＤＭＡＣ １０５ 一時記憶部 １０６〜１０９ （パイプライン）処理Ａ〜Ｄ
Claims (5)
- 【請求項１】 データを記憶する第１の記憶手段と、 該第１の記憶手段よりデータを読み出す手段と、 第２の記憶手段と、 該読み出し手段より順次に読み出されたデータの前記第
２の記憶手段への書込み順を、可変設定する制御手段と
を具えた記憶装置。 - 【請求項２】 前記第１の記憶手段に記憶されるデータ
はパイプライン処理に使用されるデータであって、前記
制御手段は前記パイプラインの処理順序に対応させて前
記第２の記憶手段への書込み順を可変とすることを特徴
とする請求項１に記載の記憶装置。 - 【請求項３】 前記第２の記憶手段は複数のラッチ回路
で構成され、前記制御手段により設定された書込み順に
従って当該複数のラッチ回路に前記データを順次に記憶
して行くことを特徴とする請求項１に記載の記憶装置。 - 【請求項４】 前記制御手段はカウンタおよび接続変更
回路により構成され、カウンタの計数値に対応させて、
前記複数のラッチ回路への書込み順を決定し、前記第１
の記憶手段から読出されたデータを供給するラッチ回路
を前記接続変更回路により変更することにより当該書込
み順を変更することを特徴とする請求項３に記載の記憶
装置。 - 【請求項５】 第１のメモリに記憶されたデータをパイ
プライン処理のために読出して第２のメモリに順次に書
込む記憶方法において、 前記パイプラインの処理順序に対応させて、前記データ
の前記第２のメモリへの書込み順序を可変設定すること
を特徴とする記憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP843796A JPH09198250A (ja) | 1996-01-22 | 1996-01-22 | 記憶方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP843796A JPH09198250A (ja) | 1996-01-22 | 1996-01-22 | 記憶方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198250A true JPH09198250A (ja) | 1997-07-31 |
Family
ID=11693113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP843796A Pending JPH09198250A (ja) | 1996-01-22 | 1996-01-22 | 記憶方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198250A (ja) |
-
1996
- 1996-01-22 JP JP843796A patent/JPH09198250A/ja active Pending
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