JPH10294280A - 半導体薄膜および半導体装置 - Google Patents
半導体薄膜および半導体装置Info
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Abstract
(57)【要約】
【目的】 IGFET に匹敵する性能を有した半導体装置を
提供する。 【構成】 結晶化を助長する触媒元素を利用して結晶化
した結晶シリコン膜で活性層を形成し、ハロゲン元素を
含む雰囲気中で加熱処理を行い触媒元素を除去する。こ
の様な工程を経た活性層は特異な結晶構造体で構成され
る。この結晶構造体では結晶粒界における全ての結合手
に対する不整合結合手の割合が５％以下（好ましくは３
％以下）であるという特徴がある。
提供する。 【構成】 結晶化を助長する触媒元素を利用して結晶化
した結晶シリコン膜で活性層を形成し、ハロゲン元素を
含む雰囲気中で加熱処理を行い触媒元素を除去する。こ
の様な工程を経た活性層は特異な結晶構造体で構成され
る。この結晶構造体では結晶粒界における全ての結合手
に対する不整合結合手の割合が５％以下（好ましくは３
％以下）であるという特徴がある。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基板上に形成された半導体薄膜および
それを活性層とする半導体装置に関する。特に、半導体
薄膜として結晶シリコン膜（結晶性珪素膜）を利用する
場合の構成に関する。
絶縁表面を有する基板上に形成された半導体薄膜および
それを活性層とする半導体装置に関する。特に、半導体
薄膜として結晶シリコン膜（結晶性珪素膜）を利用する
場合の構成に関する。
【０００２】なお、本明細書中において「半導体装置」
とは半導体を利用して機能する装置全てを指しており、
次の様なものが半導体装置の範疇に含まれるものとす
る。 （１） ＴＦＴ、ＩＧＦＥＴ等の単体素子。 （２） （１）の単体素子を利用した半導体回路 （３） （１）、（２）で構成される電気光学装置。 （４） （２）、（３）を具備した電子デバイス。
とは半導体を利用して機能する装置全てを指しており、
次の様なものが半導体装置の範疇に含まれるものとす
る。 （１） ＴＦＴ、ＩＧＦＥＴ等の単体素子。 （２） （１）の単体素子を利用した半導体回路 （３） （１）、（２）で構成される電気光学装置。 （４） （２）、（３）を具備した電子デバイス。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数百〜数千Å程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
れた半導体薄膜（厚さ数百〜数千Å程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。
【０００４】例えば、液晶表示装置においてはマトリク
ス状に配列された画素領域を個々に制御する画素マトリ
クス回路、画素マトリクス回路を制御する駆動回路、さ
らに外部からのデータ信号を処理するロジック回路（プ
ロセッサ回路やメモリ回路など）等のあらゆる電気回路
にＴＦＴを応用する試みがなされている。
ス状に配列された画素領域を個々に制御する画素マトリ
クス回路、画素マトリクス回路を制御する駆動回路、さ
らに外部からのデータ信号を処理するロジック回路（プ
ロセッサ回路やメモリ回路など）等のあらゆる電気回路
にＴＦＴを応用する試みがなされている。
【０００５】現状においては、活性層として非晶質シリ
コン膜（アモルファスシリコン膜）を用いたＴＦＴが実
用化されているが、駆動回路やロジック回路などの様
に、さらなる高速動作性能を求められる電気回路には、
結晶シリコン膜（ポリシリコン膜、多結晶シリコン膜
等）を利用したＴＦＴが必要とされる。
コン膜（アモルファスシリコン膜）を用いたＴＦＴが実
用化されているが、駆動回路やロジック回路などの様
に、さらなる高速動作性能を求められる電気回路には、
結晶シリコン膜（ポリシリコン膜、多結晶シリコン膜
等）を利用したＴＦＴが必要とされる。
【０００６】例えば、ガラス基板上に結晶性珪素膜を形
成する方法としては、本出願人による特開平7-130652号
公報、特開平8-78329 号公報に記載された技術が公知で
ある。これらの公報記載の技術は、非晶質シリコン膜の
結晶化を助長する触媒元素を利用することにより、500
〜600 ℃、４時間程度の加熱処理によって結晶性の優れ
た結晶シリコン膜を形成することを可能とするものであ
る。
成する方法としては、本出願人による特開平7-130652号
公報、特開平8-78329 号公報に記載された技術が公知で
ある。これらの公報記載の技術は、非晶質シリコン膜の
結晶化を助長する触媒元素を利用することにより、500
〜600 ℃、４時間程度の加熱処理によって結晶性の優れ
た結晶シリコン膜を形成することを可能とするものであ
る。
【０００７】特に、特開平8-78329 に記載された技術は
上記技術を応用して基板面とほぼ平行な結晶成長を行わ
すものであり、発明者らは形成された結晶化領域を特に
横成長領域（またはラテラル成長領域）と呼んでいる。
上記技術を応用して基板面とほぼ平行な結晶成長を行わ
すものであり、発明者らは形成された結晶化領域を特に
横成長領域（またはラテラル成長領域）と呼んでいる。
【０００８】しかし、この様なＴＦＴを用いて駆動回路
を構成してもまだまだ要求される性能を完全に満たすに
は及ばない。特に、メガビットからギガビットレベルの
極めて高速な動作を要求する高速ロジック回路を従来の
ＴＦＴで構成することは不可能なのが現状である。
を構成してもまだまだ要求される性能を完全に満たすに
は及ばない。特に、メガビットからギガビットレベルの
極めて高速な動作を要求する高速ロジック回路を従来の
ＴＦＴで構成することは不可能なのが現状である。
【０００９】
【発明が解決しようとする課題】本願発明は、従来のＴ
ＦＴでは作製不可能であった様な高速ロジック回路を構
成しうる極めて高性能な半導体装置を提供することを課
題とする。また、その様な半導体装置を実現するための
半導体薄膜を提供する。
ＦＴでは作製不可能であった様な高速ロジック回路を構
成しうる極めて高性能な半導体装置を提供することを課
題とする。また、その様な半導体装置を実現するための
半導体薄膜を提供する。
【００１０】
【課題を解決するための手段】本発明で得られる半導体
薄膜は、少なくとも二つの結晶と該結晶間の結晶粒界と
を有し、前記結晶粒界における全ての結合手に対する不
整合結合手の割合が５％以下（好ましくは３％以下）で
あることを特徴とする。
薄膜は、少なくとも二つの結晶と該結晶間の結晶粒界と
を有し、前記結晶粒界における全ての結合手に対する不
整合結合手の割合が５％以下（好ましくは３％以下）で
あることを特徴とする。
【００１１】また、他の構成としては、少なくとも二つ
の結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の
任意の少なくとも一つの領域では、１００個の結合手の
うちに含まれる不整合結合手が５個以下（３個以下）で
あることを特徴とする。
の結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の
任意の少なくとも一つの領域では、１００個の結合手の
うちに含まれる不整合結合手が５個以下（３個以下）で
あることを特徴とする。
【００１２】また、他の構成としては、少なくとも二つ
の結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の
任意の少なくとも一つの領域では、５０個の結合手のう
ちに含まれる不整合結合手が０個であることを特徴とす
る。
の結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の
任意の少なくとも一つの領域では、５０個の結合手のう
ちに含まれる不整合結合手が０個であることを特徴とす
る。
【００１３】また、他の構成としては、少なくとも二つ
の結晶と該結晶間の結晶粒界とを有し、前記少なくとも
二つの結晶のうち、任意の一つの結晶に観察される格子
縞と隣接する他の結晶に観察される格子縞とがなす角は
60〜80°であることを特徴とする。
の結晶と該結晶間の結晶粒界とを有し、前記少なくとも
二つの結晶のうち、任意の一つの結晶に観察される格子
縞と隣接する他の結晶に観察される格子縞とがなす角は
60〜80°であることを特徴とする。
【００１４】本発明は上記のような構成でなる半導体薄
膜を利用してＴＦＴに代表される半導体装置の活性層を
構成し、駆動回路やロジック回路を構成するに足る高性
能な半導体装置を実現するものである。
膜を利用してＴＦＴに代表される半導体装置の活性層を
構成し、駆動回路やロジック回路を構成するに足る高性
能な半導体装置を実現するものである。
【００１５】以上のような本発明の構成について、以下
に記載する実施例でもって詳細な説明を行うこととす
る。
に記載する実施例でもって詳細な説明を行うこととす
る。
【００１６】
〔実施例１〕本実施例では絶縁表面を有する基板上に本
発明によるＴＦＴを形成し、画素マトリクス回路とＣＭ
ＯＳ回路とをモノシリックに構成する例を示す。なお、
本実施例ではドライバー回路やロジック回路を構成する
基本回路としてＣＭＯＳ回路の例を示す。
発明によるＴＦＴを形成し、画素マトリクス回路とＣＭ
ＯＳ回路とをモノシリックに構成する例を示す。なお、
本実施例ではドライバー回路やロジック回路を構成する
基本回路としてＣＭＯＳ回路の例を示す。
【００１７】まず、絶縁表面を有する基板として石英基
板１０１を準備する。石英基板の代わりに表面に 0.5〜
5 μｍの厚さの絶縁膜を形成したセラミックス基板、シ
リコン基板等を用いることができる。なお、太陽電池に
使用される様なグレードの低いシリコン基板は安価であ
るので反射型表示装置の様に透光性基板を用いる必要の
ない用途において有効である。
板１０１を準備する。石英基板の代わりに表面に 0.5〜
5 μｍの厚さの絶縁膜を形成したセラミックス基板、シ
リコン基板等を用いることができる。なお、太陽電池に
使用される様なグレードの低いシリコン基板は安価であ
るので反射型表示装置の様に透光性基板を用いる必要の
ない用途において有効である。
【００１８】１０２は非晶質シリコン膜であり、最終的
な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm
（好ましくは15〜45nm）となる様に調節する。成膜は減
圧熱ＣＶＤ法またはプラズマＣＶＤ法によれば良い。
な膜厚（熱酸化後の膜減りを考慮した膜厚）が10〜75nm
（好ましくは15〜45nm）となる様に調節する。成膜は減
圧熱ＣＶＤ法またはプラズマＣＶＤ法によれば良い。
【００１９】次に、非晶質シリコン膜１０２の結晶化工
程を行う。結晶化の手段としては特開平7-130652号公
報、同8-78329 号公報記載の技術を用いることができる
が、本実施例では後者の技術を用いた場合について説明
する。
程を行う。結晶化の手段としては特開平7-130652号公
報、同8-78329 号公報記載の技術を用いることができる
が、本実施例では後者の技術を用いた場合について説明
する。
【００２０】同公報記載の技術は、まず触媒元素の添加
領域を選択するマスク絶縁膜１０３を形成する。マスク
絶縁膜１０３は触媒元素を添加するために複数箇所の開
口を有している。このコンタクトホールの位置によって
結晶領域の位置を決定することができる。
領域を選択するマスク絶縁膜１０３を形成する。マスク
絶縁膜１０３は触媒元素を添加するために複数箇所の開
口を有している。このコンタクトホールの位置によって
結晶領域の位置を決定することができる。
【００２１】そして、非晶質シリコン膜の結晶化を助長
する触媒元素としてニッケル（Ｎｉ）を含有した溶液を
スピンコート法により塗布し、Ｎｉ含有層１０４を形成
する。なお、触媒元素としてはニッケル以外にも、コバ
ルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、
パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金
（Ａｕ）等を用いることができる。（図１（Ａ））
する触媒元素としてニッケル（Ｎｉ）を含有した溶液を
スピンコート法により塗布し、Ｎｉ含有層１０４を形成
する。なお、触媒元素としてはニッケル以外にも、コバ
ルト（Ｃｏ）、鉄（Ｆｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、
パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金
（Ａｕ）等を用いることができる。（図１（Ａ））
【００２２】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。
【００２３】次に、触媒元素の添加工程が終了したら、
不活性雰囲気または水素または酸素を含む雰囲気中にお
いて 500〜700 ℃、代表的には 550〜650 ℃の温度で 4
〜12hrの加熱処理を加えて非晶質シリコン膜１０２の結
晶化を行う。
不活性雰囲気または水素または酸素を含む雰囲気中にお
いて 500〜700 ℃、代表的には 550〜650 ℃の温度で 4
〜12hrの加熱処理を加えて非晶質シリコン膜１０２の結
晶化を行う。
【００２４】この時、非晶質シリコン膜１０２の結晶化
はニッケルを添加した添加領域１０５、１０６から優先
的に進行し、基板１０１の基板面に対してほぼ平行に成
長した横成長領域１０７、１０８が形成される。本発明
ではこの横成長領域１０７、１０８のみを活性層として
利用する。（図１（Ｂ））
はニッケルを添加した添加領域１０５、１０６から優先
的に進行し、基板１０１の基板面に対してほぼ平行に成
長した横成長領域１０７、１０８が形成される。本発明
ではこの横成長領域１０７、１０８のみを活性層として
利用する。（図１（Ｂ））
【００２５】結晶化のための加熱処理が終了したら、マ
スク絶縁膜１０３を除去してパターニングを行い、横成
長領域のみでなる島状半導体層（活性層）１０９〜１１
１を形成する。ここで１０９はＣＭＯＳ回路を構成する
Ｎチャネル型ＴＦＴの活性層、１１０はＣＭＯＳ回路を
構成するＰチャネル型ＴＦＴの活性層、１１１は画素マ
トリクス回路を構成するＮチャネル型ＴＦＴの活性層で
ある。
スク絶縁膜１０３を除去してパターニングを行い、横成
長領域のみでなる島状半導体層（活性層）１０９〜１１
１を形成する。ここで１０９はＣＭＯＳ回路を構成する
Ｎチャネル型ＴＦＴの活性層、１１０はＣＭＯＳ回路を
構成するＰチャネル型ＴＦＴの活性層、１１１は画素マ
トリクス回路を構成するＮチャネル型ＴＦＴの活性層で
ある。
【００２６】横成長領域でなる結晶シリコン膜で構成さ
れる活性層１０９〜１１１を形成したら、その上に珪素
を含む絶縁膜でなるゲイト絶縁膜１１２を成膜する。ゲ
イト絶縁膜１１２の膜厚は後の熱酸化工程による増加分
も考慮して20〜250nm の範囲で調節すれば良い。また、
成膜方法は公知の気相法を用いれば良い。
れる活性層１０９〜１１１を形成したら、その上に珪素
を含む絶縁膜でなるゲイト絶縁膜１１２を成膜する。ゲ
イト絶縁膜１１２の膜厚は後の熱酸化工程による増加分
も考慮して20〜250nm の範囲で調節すれば良い。また、
成膜方法は公知の気相法を用いれば良い。
【００２７】次に、図１（Ｃ）に示す様に触媒元素（ニ
ッケル）をゲッタリング除去するための加熱処理（触媒
元素のゲッタリングプロセス）を行う。この加熱処理は
ハロゲン元素による金属元素のゲッタリング効果を利用
するものである。なお、ハロゲン元素によるゲッタリン
グ効果を十分に得るためには、上記加熱処理を700 ℃を
越える温度で行なうことが好ましい。そのため、本実施
例ではこの加熱処理を700 ℃を超える温度で行い、好ま
しくは800 〜1000℃（代表的には950 ℃）とし、処理時
間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
ッケル）をゲッタリング除去するための加熱処理（触媒
元素のゲッタリングプロセス）を行う。この加熱処理は
ハロゲン元素による金属元素のゲッタリング効果を利用
するものである。なお、ハロゲン元素によるゲッタリン
グ効果を十分に得るためには、上記加熱処理を700 ℃を
越える温度で行なうことが好ましい。そのため、本実施
例ではこの加熱処理を700 ℃を超える温度で行い、好ま
しくは800 〜1000℃（代表的には950 ℃）とし、処理時
間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
【００２８】また、ここでは酸素（Ｏ2 ）雰囲気中に対
して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、95
0 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上
記濃度以上とすると、活性層１１０〜１１２の表面に膜
厚程度の凹凸が生じてしまうため好ましくない。
して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、95
0 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上
記濃度以上とすると、活性層１１０〜１１２の表面に膜
厚程度の凹凸が生じてしまうため好ましくない。
【００２９】また、上述の酸化性雰囲気中に高濃度の窒
素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜
の酸化速度を低下させることができる。熱酸化反応を必
要以上に進ませずにゲッタリング時間を増やす場合に有
効な手段である。
素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜
の酸化速度を低下させることができる。熱酸化反応を必
要以上に進ませずにゲッタリング時間を増やす場合に有
効な手段である。
【００３０】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、
ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、
ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。
【００３１】この工程においては活性層１０９〜１１１
中のニッケルが塩素の作用によりゲッタリングされ、揮
発性の塩化ニッケルとなって大気中へ離脱して除去され
ると考えられる。そして、この工程により活性層１０９
〜１１１中のニッケルの濃度は 1×1017atoms/cm3 以下
（好ましくはスピン密度以下）にまで低減される。な
お、本明細書における不純物濃度はＳＩＭＳ分析で得ら
れた計測値の最小値で定義される。
中のニッケルが塩素の作用によりゲッタリングされ、揮
発性の塩化ニッケルとなって大気中へ離脱して除去され
ると考えられる。そして、この工程により活性層１０９
〜１１１中のニッケルの濃度は 1×1017atoms/cm3 以下
（好ましくはスピン密度以下）にまで低減される。な
お、本明細書における不純物濃度はＳＩＭＳ分析で得ら
れた計測値の最小値で定義される。
【００３２】また、上記加熱処理により活性層１０９〜
１１１とゲイト絶縁膜１１２の界面では熱酸化反応が進
行し、形成された熱酸化膜（図示せず）の分だけゲイト
絶縁膜１１２の全膜厚は増加する。そのため、熱酸化膜
の形成分に比例して活性層１０９〜１１１は薄膜化され
る。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効
果移動度の向上などの効果を促進する。
１１１とゲイト絶縁膜１１２の界面では熱酸化反応が進
行し、形成された熱酸化膜（図示せず）の分だけゲイト
絶縁膜１１２の全膜厚は増加する。そのため、熱酸化膜
の形成分に比例して活性層１０９〜１１１は薄膜化され
る。活性層の薄膜化はＴＦＴのオフ電流の低減、電界効
果移動度の向上などの効果を促進する。
【００３３】また、ドライエッチング法で形成される活
性層１０９〜１１１には通常エッジにプラズマダメージ
が残留するが、本発明ではエッジも熱酸化されるためこ
の様なダメージも除去される。
性層１０９〜１１１には通常エッジにプラズマダメージ
が残留するが、本発明ではエッジも熱酸化されるためこ
の様なダメージも除去される。
【００３４】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行なうことで、ゲイト絶縁膜１１２の膜質の
向上と共に、極めて良好な半導体／絶縁膜界面が実現さ
れる。
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行なうことで、ゲイト絶縁膜１１２の膜質の
向上と共に、極めて良好な半導体／絶縁膜界面が実現さ
れる。
【００３５】なお、ＳＩＭＳ分析により活性層１０９〜
１１１中にはゲッタリング処理に使用したハロゲン元素
が 1×1015〜 1×1020atoms/cm3 の濃度で残存すること
も確認されている。また、その際、活性層１０９〜１１
１と加熱処理によって形成される熱酸化膜との間に前述
のハロゲン元素が高濃度に分布することがＳＩＭＳ分析
によって確かめられている。
１１１中にはゲッタリング処理に使用したハロゲン元素
が 1×1015〜 1×1020atoms/cm3 の濃度で残存すること
も確認されている。また、その際、活性層１０９〜１１
１と加熱処理によって形成される熱酸化膜との間に前述
のハロゲン元素が高濃度に分布することがＳＩＭＳ分析
によって確かめられている。
【００３６】以上の様な触媒元素のゲッタリング工程を
終了したら、0.2wt%のスカンジウムを含有したアルミニ
ウム膜（図示せず）を成膜し、後のゲイト電極の原型と
なる電極パターンを形成する。なお、アルミニウム膜の
代わりにタンタル、タングステン、モリブデン、シリコ
ン等を用いることもできる。そして、そのパターンの表
面を陽極酸化することで、ゲイト電極１１３〜１１５、
陽極酸化膜１１６〜１１８を形成する。（図１（Ｄ））
終了したら、0.2wt%のスカンジウムを含有したアルミニ
ウム膜（図示せず）を成膜し、後のゲイト電極の原型と
なる電極パターンを形成する。なお、アルミニウム膜の
代わりにタンタル、タングステン、モリブデン、シリコ
ン等を用いることもできる。そして、そのパターンの表
面を陽極酸化することで、ゲイト電極１１３〜１１５、
陽極酸化膜１１６〜１１８を形成する。（図１（Ｄ））
【００３７】次に、ゲイト電極１１３〜１１５をマスク
として自己整合的にゲイト絶縁膜１１２のエッチングを
行う。エッチングはＣＨＦ3 ガスを用いたドライエッチ
ング法で行えば良い。この工程により、ゲイト電極の直
下のみに残存するゲイト絶縁膜１１９〜１２１が形成さ
れる。
として自己整合的にゲイト絶縁膜１１２のエッチングを
行う。エッチングはＣＨＦ3 ガスを用いたドライエッチ
ング法で行えば良い。この工程により、ゲイト電極の直
下のみに残存するゲイト絶縁膜１１９〜１２１が形成さ
れる。
【００３８】次に、Ｐチャネル型ＴＦＴとなる領域を覆
ってレジストマスク１２２を形成した後、Ｎ型を付与す
る不純物イオンの添加を行う。不純物イオンの添加はイ
オン注入法やプラズマドーピング法によれば良い。ま
た、この時の濃度（ｎ- で表す）は後にＬＤＤ領域の濃
度（ 1×1018〜 1×1019atoms/cm3 程度）となるので、
予め最適値を実験的に求めて精密な制御を行う必要があ
る。こうして、ｎ- 領域１２３〜１２６が形成される。
（図１（Ｅ））
ってレジストマスク１２２を形成した後、Ｎ型を付与す
る不純物イオンの添加を行う。不純物イオンの添加はイ
オン注入法やプラズマドーピング法によれば良い。ま
た、この時の濃度（ｎ- で表す）は後にＬＤＤ領域の濃
度（ 1×1018〜 1×1019atoms/cm3 程度）となるので、
予め最適値を実験的に求めて精密な制御を行う必要があ
る。こうして、ｎ- 領域１２３〜１２６が形成される。
（図１（Ｅ））
【００３９】ｎ- 領域１２３〜１２６を形成したら、レ
ジストマスク１２２を除去して、今度はＮチャネル型Ｔ
ＦＴを覆ってレジストマスク１２７を形成する。そし
て、Ｐ型を付与する不純物イオンの添加を行い、ｐ- 領
域１２８、１２９を形成する。このｐ- 領域１２８、１
２９も後にＬＤＤ領域の濃度（ 5×1018〜 5×1019atom
s/cm3 程度）となるので精密な制御を行う必要がある。
（図２（Ａ））
ジストマスク１２２を除去して、今度はＮチャネル型Ｔ
ＦＴを覆ってレジストマスク１２７を形成する。そし
て、Ｐ型を付与する不純物イオンの添加を行い、ｐ- 領
域１２８、１２９を形成する。このｐ- 領域１２８、１
２９も後にＬＤＤ領域の濃度（ 5×1018〜 5×1019atom
s/cm3 程度）となるので精密な制御を行う必要がある。
（図２（Ａ））
【００４０】以上の様にしてｎ- 領域１２３〜１２６、
ｐ- 領域１２８、１２９を形成したら、レジストマスク
１２７を除去する。そして、図示しない酸化珪素膜を
0.5〜2 μｍの厚さに成膜し、エッチバック法によりサ
イドウォール１３０〜１３２を形成する。（図２
（Ｂ））
ｐ- 領域１２８、１２９を形成したら、レジストマスク
１２７を除去する。そして、図示しない酸化珪素膜を
0.5〜2 μｍの厚さに成膜し、エッチバック法によりサ
イドウォール１３０〜１３２を形成する。（図２
（Ｂ））
【００４１】次に、再びＰチャネル型ＴＦＴを覆ってレ
ジストマスク１３３を形成し、Ｎ型を付与する不純物イ
オンの添加工程を行う。今回は前述の添加濃度であるｎ
- よりも高い濃度（ｎ+ で表す）で添加する。この濃度
はソース／ドレイン領域のシート抵抗が500 Ω以下（好
ましくは300 Ω以下）となる様に調節する。
ジストマスク１３３を形成し、Ｎ型を付与する不純物イ
オンの添加工程を行う。今回は前述の添加濃度であるｎ
- よりも高い濃度（ｎ+ で表す）で添加する。この濃度
はソース／ドレイン領域のシート抵抗が500 Ω以下（好
ましくは300 Ω以下）となる様に調節する。
【００４２】この工程によりＣＭＯＳ回路を構成するＮ
チャネル型ＴＦＴのソース領域１３４、ドレイン領域１
３５が形成され、サイドウォールの影になって濃度の変
化しなかった領域１３６が低濃度不純物領域（特にドレ
イン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲ
イト電極の直下は真性または実質的に真性なチャネル形
成領域１３７となる。また、同時に画素マトリクス回路
を構成するＮチャネル型ＴＦＴのソース領域１３８、ド
レイン領域１３９、低濃度不純物領域１４０、チャネル
形成領域１４１が形成される。（図２（Ｃ））
チャネル型ＴＦＴのソース領域１３４、ドレイン領域１
３５が形成され、サイドウォールの影になって濃度の変
化しなかった領域１３６が低濃度不純物領域（特にドレ
イン領域側はＬＤＤ領域と呼ばれる）となる。また、ゲ
イト電極の直下は真性または実質的に真性なチャネル形
成領域１３７となる。また、同時に画素マトリクス回路
を構成するＮチャネル型ＴＦＴのソース領域１３８、ド
レイン領域１３９、低濃度不純物領域１４０、チャネル
形成領域１４１が形成される。（図２（Ｃ））
【００４３】次に、レジストマスク１３３を除去し、Ｎ
チャネル型ＴＦＴを覆ってレジストマスク１４２を形成
する。そして、Ｐ型を付与する不純物イオンを１度目よ
りも高い濃度（ｐ+ で表す）で添加することにより、Ｃ
ＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域
１４３、ドレイン領域１４４、低濃度不純物領域１４
５、チャネル形成領域１４６を形成する。（図２
（Ｄ））
チャネル型ＴＦＴを覆ってレジストマスク１４２を形成
する。そして、Ｐ型を付与する不純物イオンを１度目よ
りも高い濃度（ｐ+ で表す）で添加することにより、Ｃ
ＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域
１４３、ドレイン領域１４４、低濃度不純物領域１４
５、チャネル形成領域１４６を形成する。（図２
（Ｄ））
【００４４】以上の様にして全ての活性層が完成する。
こうして全ての不純物イオンの添加工程が終了したら、
レジストマスク１４２を除去した後、ファーネスアニー
ル、レーザーアニール、ランプアニール等の加熱処理に
より不純物イオンの活性化を行う。なお、活性層が受け
たイオン注入時のダメージは同時に回復される。
こうして全ての不純物イオンの添加工程が終了したら、
レジストマスク１４２を除去した後、ファーネスアニー
ル、レーザーアニール、ランプアニール等の加熱処理に
より不純物イオンの活性化を行う。なお、活性層が受け
たイオン注入時のダメージは同時に回復される。
【００４５】次に、チタン（Ｔｉ）膜１４７を20〜50nm
の厚さに成膜して、ランプアニールによる加熱処理を行
う。この時、チタン膜１４７と接触していたシリコン膜
はシリサイド化し、ソース／ドレイン領域にはチタンシ
リサイド１４８〜１５０が形成される。なお、チタンの
代わりにコバルト（Ｃｏ）、タングステン（Ｗ）、タン
タル（Ｔａ）、モリブデン（Ｍｏ）等を用いても良い。
（図３（Ａ））
の厚さに成膜して、ランプアニールによる加熱処理を行
う。この時、チタン膜１４７と接触していたシリコン膜
はシリサイド化し、ソース／ドレイン領域にはチタンシ
リサイド１４８〜１５０が形成される。なお、チタンの
代わりにコバルト（Ｃｏ）、タングステン（Ｗ）、タン
タル（Ｔａ）、モリブデン（Ｍｏ）等を用いても良い。
（図３（Ａ））
【００４６】シリサイド化を終えたら、チタン膜１４７
をパターニングしてソース／ドレイン領域上に島状パタ
ーン１５１〜１５３を形成する。この島状パターン１５
１〜１５３は、後にソース／ドレイン領域と配線とを接
続するコンタクトホールを形成する際にチタンシリサイ
ド１４８〜１５０が無くなってしまうのを防ぐためのパ
ターンである。
をパターニングしてソース／ドレイン領域上に島状パタ
ーン１５１〜１５３を形成する。この島状パターン１５
１〜１５３は、後にソース／ドレイン領域と配線とを接
続するコンタクトホールを形成する際にチタンシリサイ
ド１４８〜１５０が無くなってしまうのを防ぐためのパ
ターンである。
【００４７】次に、第１の層間絶縁膜１５４として酸化
珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホー
ルを形成してソース配線１５５〜１５７、ドレイン配線
１５８、１５９を形成する。こうして図３（Ｂ）に示す
状態が得られる。なお、第１の層間絶縁膜１５４として
有機性樹脂膜を用いることもできる。
珪素膜を 0.3〜1 μｍの厚さに成膜し、コンタクトホー
ルを形成してソース配線１５５〜１５７、ドレイン配線
１５８、１５９を形成する。こうして図３（Ｂ）に示す
状態が得られる。なお、第１の層間絶縁膜１５４として
有機性樹脂膜を用いることもできる。
【００４８】図３（Ｂ）に示す状態が得られたら、有機
性樹脂膜でなる第２の層間絶縁膜１６０を 0.5〜3 μｍ
の厚さに形成する。有機性樹脂膜としてはポリイミド、
アクリル、ポリアミド、ポリイミドアミド等が用いられ
る。有機性樹脂膜の利点は、 成膜方法が簡単である点、容易に膜厚を厚くできる
点、比誘電率が低いので寄生容量を低減できる点、
平坦性に優れている点などが挙げられる。
性樹脂膜でなる第２の層間絶縁膜１６０を 0.5〜3 μｍ
の厚さに形成する。有機性樹脂膜としてはポリイミド、
アクリル、ポリアミド、ポリイミドアミド等が用いられ
る。有機性樹脂膜の利点は、 成膜方法が簡単である点、容易に膜厚を厚くできる
点、比誘電率が低いので寄生容量を低減できる点、
平坦性に優れている点などが挙げられる。
【００４９】そして、層間絶縁膜１６０上に遮光性を有
する膜でなるブラックマスク１６１を 100nmの厚さに形
成する。なお、本実施例ではブラックマスクとしてチタ
ン膜を用いるが、黒色顔料を含む樹脂膜等を用いること
もできる。
する膜でなるブラックマスク１６１を 100nmの厚さに形
成する。なお、本実施例ではブラックマスクとしてチタ
ン膜を用いるが、黒色顔料を含む樹脂膜等を用いること
もできる。
【００５０】ブラックマスク１６１を形成したら、第３
の層間絶縁膜１６２として酸化珪素膜、窒化珪素膜、有
機性樹脂膜のいずれかまたはそれらの積層膜を 0.1〜0.
3 μｍの厚さに形成する。そして、第２の層間絶縁膜１
６０および第３の層間絶縁膜１６２にコンタクトホール
を形成し、画素電極１６３を 120nmの厚さに形成する。
この時ブラックマスク１６１と画素電極１６３が重畳す
る領域では補助容量１６４が形成される。（図３
（Ｃ））
の層間絶縁膜１６２として酸化珪素膜、窒化珪素膜、有
機性樹脂膜のいずれかまたはそれらの積層膜を 0.1〜0.
3 μｍの厚さに形成する。そして、第２の層間絶縁膜１
６０および第３の層間絶縁膜１６２にコンタクトホール
を形成し、画素電極１６３を 120nmの厚さに形成する。
この時ブラックマスク１６１と画素電極１６３が重畳す
る領域では補助容量１６４が形成される。（図３
（Ｃ））
【００５１】次に、基板全体を350 ℃の水素雰囲気で１
〜２hr加熱し、素子全体の水素化を行うことで膜中（特
に活性層中）のダングリングボンド（不対結合手）を補
償する。以上の工程を経て同一基板上にＣＭＯＳ回路お
よび画素マトリクス回路を作製することができる。
〜２hr加熱し、素子全体の水素化を行うことで膜中（特
に活性層中）のダングリングボンド（不対結合手）を補
償する。以上の工程を経て同一基板上にＣＭＯＳ回路お
よび画素マトリクス回路を作製することができる。
【００５２】〔本発明で得られる結晶シリコン膜に関す
る知見〕上記作製工程に従って形成した活性層の外観は
図８に示す様なものとなる。図８に示す活性層は長さ数
十〜百数十μｍにも及ぶ横成長領域のみを用いて形成さ
れている。また、図８において確認できる横縞の様な模
様は結晶成長の方向を示している。
る知見〕上記作製工程に従って形成した活性層の外観は
図８に示す様なものとなる。図８に示す活性層は長さ数
十〜百数十μｍにも及ぶ横成長領域のみを用いて形成さ
れている。また、図８において確認できる横縞の様な模
様は結晶成長の方向を示している。
【００５３】特開平8-78329 号公報に従って形成した横
成長領域は巨視的に見ると棒状または偏平棒状結晶が互
いにほぼ平行に結晶成長していくため、結晶方向が揃っ
ているという特徴がある。それを利用して図８に示す様
にキャリアが移動する方向（ソース領域からドレイン領
域に向かう方向）と結晶が成長した方向とを揃えること
はキャリアの移動度を高める上で有効である。これはキ
ャリアの移動方向が結晶粒界によって特定の一方向に規
定されるため、キャリア同士の衝突による散乱が少なく
なるからである。
成長領域は巨視的に見ると棒状または偏平棒状結晶が互
いにほぼ平行に結晶成長していくため、結晶方向が揃っ
ているという特徴がある。それを利用して図８に示す様
にキャリアが移動する方向（ソース領域からドレイン領
域に向かう方向）と結晶が成長した方向とを揃えること
はキャリアの移動度を高める上で有効である。これはキ
ャリアの移動方向が結晶粒界によって特定の一方向に規
定されるため、キャリア同士の衝突による散乱が少なく
なるからである。
【００５４】次に、本発明で得られる結晶シリコン膜を
１万倍に拡大したＴＥＭ（透過型電子顕微鏡法）写真
（暗視野）を図９に示す。図９（Ａ）に示すのは本発明
の結晶シリコン膜であり、図９（Ｂ）に示すのは一般的
に高温ポリシリコンと呼ばれる結晶シリコン膜である。
図９（Ｂ）の高温ポリシリコン膜は、非晶質シリコン膜
の結晶化を600 ℃24hrの熱結晶化で行い触媒元素を用い
ていない。
１万倍に拡大したＴＥＭ（透過型電子顕微鏡法）写真
（暗視野）を図９に示す。図９（Ａ）に示すのは本発明
の結晶シリコン膜であり、図９（Ｂ）に示すのは一般的
に高温ポリシリコンと呼ばれる結晶シリコン膜である。
図９（Ｂ）の高温ポリシリコン膜は、非晶質シリコン膜
の結晶化を600 ℃24hrの熱結晶化で行い触媒元素を用い
ていない。
【００５５】なお、図中の黒く見える領域と白く見える
領域は結晶の面方位の違いによるコントラストの相違で
あり、白く見える領域はほぼ同一の面方位の結晶面が現
れていると考えられる。従って、白く見える領域を追っ
ていけば結晶の凡その成長方向を確認することができ
る。
領域は結晶の面方位の違いによるコントラストの相違で
あり、白く見える領域はほぼ同一の面方位の結晶面が現
れていると考えられる。従って、白く見える領域を追っ
ていけば結晶の凡その成長方向を確認することができ
る。
【００５６】これを踏まえて図９（Ａ）と図９（Ｂ）と
を見比べると、図９（Ａ）には図面に向かって横方向へ
明らかに白く見える領域の流れが確認できる。即ち、本
発明の結晶シリコン膜が特定の方向性をもって成長した
棒状または偏平棒状結晶の集合した結晶構造体であるこ
とを示している。なお、図８において確認された矢印方
向への横縞模様は、図９（Ａ）において確認される白い
模様に対応していると考えられる。
を見比べると、図９（Ａ）には図面に向かって横方向へ
明らかに白く見える領域の流れが確認できる。即ち、本
発明の結晶シリコン膜が特定の方向性をもって成長した
棒状または偏平棒状結晶の集合した結晶構造体であるこ
とを示している。なお、図８において確認された矢印方
向への横縞模様は、図９（Ａ）において確認される白い
模様に対応していると考えられる。
【００５７】一方、図９（Ｂ）では白く見える領域がク
ラスター状の塊となって点在しているのみで流れの様な
模様は全く確認できない。即ち、高温ポリシリコン膜は
粒状の結晶が多数集合して形成されていると考えられ
る。
ラスター状の塊となって点在しているのみで流れの様な
模様は全く確認できない。即ち、高温ポリシリコン膜は
粒状の結晶が多数集合して形成されていると考えられ
る。
【００５８】以上のことは本発明の結晶シリコン膜の結
晶構造が、従来の高温ポリシリコン膜とは全く異なるこ
とを示している。
晶構造が、従来の高温ポリシリコン膜とは全く異なるこ
とを示している。
【００５９】また、棒状または偏平棒状結晶同士の結晶
粒界を 400万倍に拡大したＨＲ−ＴＥＭ写真を図１０に
示す。ＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）と
は、試料に対して垂直に電子線を照射し、透過電子や弾
性散乱電子の干渉を利用して原子・分子配列を評価する
手法である。
粒界を 400万倍に拡大したＨＲ−ＴＥＭ写真を図１０に
示す。ＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）と
は、試料に対して垂直に電子線を照射し、透過電子や弾
性散乱電子の干渉を利用して原子・分子配列を評価する
手法である。
【００６０】ＨＲ−ＴＥＭでは結晶格子の配列状態を格
子縞として観察することが可能である。従って、結晶粒
界を観察することで、結晶粒界における原子同士の結合
状態を推測することができる。なお、格子縞は白と黒の
縞模様となって現れるが、コントラストの相違であって
原子の位置を示すものではない。
子縞として観察することが可能である。従って、結晶粒
界を観察することで、結晶粒界における原子同士の結合
状態を推測することができる。なお、格子縞は白と黒の
縞模様となって現れるが、コントラストの相違であって
原子の位置を示すものではない。
【００６１】ここで図１０（Ａ）は本発明の結晶シリコ
ン膜であり、図１０（Ｂ）はその一部の模式図を示す。
また、図１０（Ｃ）は高温ポリシリコン膜であり、図１
０（Ｄ）はその一部の模式図を示す。
ン膜であり、図１０（Ｂ）はその一部の模式図を示す。
また、図１０（Ｃ）は高温ポリシリコン膜であり、図１
０（Ｄ）はその一部の模式図を示す。
【００６２】図１０（Ａ）ではコントラストの異なる二
つの結晶が、写真中央の結晶粒界で接した状態が観察さ
れている。また、結晶粒界の左側の結晶は横方向に向か
う格子縞が観察され、右側の結晶は斜め上の方向に向か
う格子縞が観察される。
つの結晶が、写真中央の結晶粒界で接した状態が観察さ
れている。また、結晶粒界の左側の結晶は横方向に向か
う格子縞が観察され、右側の結晶は斜め上の方向に向か
う格子縞が観察される。
【００６３】なお、左側の結晶の格子縞には本来見える
べき格子縞と交差して、右側の結晶の格子縞とほぼ平行
の薄い格子縞が見える。この薄い格子縞は測定上の誤差
により生じた他の格子配列の情報である。この誤差は試
料に対して電子線が斜めに照射される場合に見られる
が、二つの結晶に全く垂直に電子線を照射するのは技術
的にも極めて困難であり、測定上の誤差としては止むを
得ない。
べき格子縞と交差して、右側の結晶の格子縞とほぼ平行
の薄い格子縞が見える。この薄い格子縞は測定上の誤差
により生じた他の格子配列の情報である。この誤差は試
料に対して電子線が斜めに照射される場合に見られる
が、二つの結晶に全く垂直に電子線を照射するのは技術
的にも極めて困難であり、測定上の誤差としては止むを
得ない。
【００６４】次に、図１０（Ａ）の枠線の中を模式的に
示したのが図１０（Ｂ）である。図１０（Ｂ）の実線は
格子縞を表している。また、左側の結晶に見られる誤差
による格子縞は点線で表す。
示したのが図１０（Ｂ）である。図１０（Ｂ）の実線は
格子縞を表している。また、左側の結晶に見られる誤差
による格子縞は点線で表す。
【００６５】この時、図１０（Ｂ）に示す様に、実線で
示す格子縞は左側の結晶の格子縞と右側の結晶の格子縞
とが１対１に対応して接合しており、結晶粒界付近でも
格子配列の乱れを生じていないことが判る。
示す格子縞は左側の結晶の格子縞と右側の結晶の格子縞
とが１対１に対応して接合しており、結晶粒界付近でも
格子配列の乱れを生じていないことが判る。
【００６６】従って、図１０（Ａ）のＨＲ−ＴＥＭ写真
を詳細に観察すると、互いに異なる結晶でありながら結
晶粒界において格子縞が連続的に連なっており、結晶格
子の整合性が非常に良いことが確認できる。即ち、結晶
粒界における結合手（原子間の結合手）には不対結合手
の如き結晶欠陥は殆ど存在しないと判断できる。
を詳細に観察すると、互いに異なる結晶でありながら結
晶粒界において格子縞が連続的に連なっており、結晶格
子の整合性が非常に良いことが確認できる。即ち、結晶
粒界における結合手（原子間の結合手）には不対結合手
の如き結晶欠陥は殆ど存在しないと判断できる。
【００６７】一方、図１０（Ｃ）に示す高温ポリシリコ
ン膜では、異なる結晶に見られる各格子縞が無秩序に接
合しており、図１０（Ｄ）に示す様に不対結合手の如き
結晶欠陥（点欠陥）が多数存在していると判断できる。
そのため、結晶粒界にはキャリアにとって多数のトラッ
プが存在していると予想される。
ン膜では、異なる結晶に見られる各格子縞が無秩序に接
合しており、図１０（Ｄ）に示す様に不対結合手の如き
結晶欠陥（点欠陥）が多数存在していると判断できる。
そのため、結晶粒界にはキャリアにとって多数のトラッ
プが存在していると予想される。
【００６８】なお、図１０（Ａ）に見られる様に格子縞
が整合性よく対応した場合の原子の結合状態を整合結合
と呼び、その時の結合手を整合結合手と呼ぶ。また、図
１０（Ｃ）に多く見られる様に格子縞が整合性よく対応
しない場合の原子の結合状態を不整合結合と呼び、その
時の結合手を不整合結合手（または不対結合手）と呼ぶ
ことにする。
が整合性よく対応した場合の原子の結合状態を整合結合
と呼び、その時の結合手を整合結合手と呼ぶ。また、図
１０（Ｃ）に多く見られる様に格子縞が整合性よく対応
しない場合の原子の結合状態を不整合結合と呼び、その
時の結合手を不整合結合手（または不対結合手）と呼ぶ
ことにする。
【００６９】以上の様に、ＨＲ−ＴＥＭ分析による結晶
粒界の詳細な観察からも本発明の結晶シリコン膜と一般
的な高温ポリシリコン膜とが異なることが確認された。
また、本発明の結晶シリコン膜に関して以下の様な興味
深い知見が得られた。
粒界の詳細な観察からも本発明の結晶シリコン膜と一般
的な高温ポリシリコン膜とが異なることが確認された。
また、本発明の結晶シリコン膜に関して以下の様な興味
深い知見が得られた。
【００７０】本発明者らによれば、本発明の結晶シリコ
ン膜を構成する結晶のうち、任意の結晶（例えば結晶Ａ
と呼ぶ）と隣接する他の結晶（例えば結晶Ｂと呼ぶ）と
の結晶粒界において、結晶Ａの格子縞と結晶Ｂの格子縞
とが連続性を持たない部分、即ち不整合結合手は、その
結晶粒界に存在する全ての結合手に対して５％以下（好
ましくは３％以下）の割合しか存在しない。
ン膜を構成する結晶のうち、任意の結晶（例えば結晶Ａ
と呼ぶ）と隣接する他の結晶（例えば結晶Ｂと呼ぶ）と
の結晶粒界において、結晶Ａの格子縞と結晶Ｂの格子縞
とが連続性を持たない部分、即ち不整合結合手は、その
結晶粒界に存在する全ての結合手に対して５％以下（好
ましくは３％以下）の割合しか存在しない。
【００７１】即ち、結晶粒界に存在する任意の１００個
の結合手のうちに含まれる不整合結合手は５個以下（好
ましくは３個以下）であることを意味している。この確
認はＨＲ−ＴＥＭ分析を行えば容易である。即ち、結晶
粒界の任意の領域において１００本の格子縞の接合領域
を見る時、途中で途切れた格子縞が５本以下（好ましく
は３本以下）であることから確認できる。
の結合手のうちに含まれる不整合結合手は５個以下（好
ましくは３個以下）であることを意味している。この確
認はＨＲ−ＴＥＭ分析を行えば容易である。即ち、結晶
粒界の任意の領域において１００本の格子縞の接合領域
を見る時、途中で途切れた格子縞が５本以下（好ましく
は３本以下）であることから確認できる。
【００７２】なお、結晶粒界に存在する任意の１００個
の結合手のうちに含まれる不整合結合手は５個以下であ
ると記載したが、これは最大値的な意味合いを持たせた
だけであって実際には殆ど不整合結合手は存在しない。
例えば、任意の５０個の結合手を観察すると、不整合結
合手が０個であるといった領域も存在する。
の結合手のうちに含まれる不整合結合手は５個以下であ
ると記載したが、これは最大値的な意味合いを持たせた
だけであって実際には殆ど不整合結合手は存在しない。
例えば、任意の５０個の結合手を観察すると、不整合結
合手が０個であるといった領域も存在する。
【００７３】また、図１０（Ａ）において二つの結晶の
格子縞が互いになす角は約70°（または110 °）であ
る。なお、ＴＥＭ観察時に試料が傾いているかどうかを
図１０（Ａ）では確認できないため、傾きによる誤差を
考慮すると60〜80°（または 100〜120 °）の範囲であ
ると考えられる。
格子縞が互いになす角は約70°（または110 °）であ
る。なお、ＴＥＭ観察時に試料が傾いているかどうかを
図１０（Ａ）では確認できないため、傾きによる誤差を
考慮すると60〜80°（または 100〜120 °）の範囲であ
ると考えられる。
【００７４】さらに、本発明の結晶シリコン膜の場合、
結晶粒界が傾角粒界と呼ばれる特殊な粒界を形成してい
る可能性が高い。この様な傾角粒界は電気的に不活性で
あるため、結晶粒界でありながらキャリアの移動を阻害
するトラップとして機能しない特徴がある。即ち、本発
明で得られるＴＦＴの驚異的な特性は、この傾角粒界に
よるところが大きいと考えられる。
結晶粒界が傾角粒界と呼ばれる特殊な粒界を形成してい
る可能性が高い。この様な傾角粒界は電気的に不活性で
あるため、結晶粒界でありながらキャリアの移動を阻害
するトラップとして機能しない特徴がある。即ち、本発
明で得られるＴＦＴの驚異的な特性は、この傾角粒界に
よるところが大きいと考えられる。
【００７５】傾角粒界とは、粒界面内に存在する結晶軸
を回転軸として隣接する結晶を回転した時にできる粒界
である（材料評価のための高分解能電子顕微鏡法：進藤
大輔、平賀賢二共著，pp.54 〜60，共立出版株式会社，
1996）。この時、傾角粒界を形成する二つの結晶の露出
面（以下、結晶面と呼ぶ）は同一の面方位を示し、この
面方位が回転軸と一致する。即ち、二つの結晶の結晶面
が同一の面方位を示さない限り傾角粒界を作り得ないの
である。
を回転軸として隣接する結晶を回転した時にできる粒界
である（材料評価のための高分解能電子顕微鏡法：進藤
大輔、平賀賢二共著，pp.54 〜60，共立出版株式会社，
1996）。この時、傾角粒界を形成する二つの結晶の露出
面（以下、結晶面と呼ぶ）は同一の面方位を示し、この
面方位が回転軸と一致する。即ち、二つの結晶の結晶面
が同一の面方位を示さない限り傾角粒界を作り得ないの
である。
【００７６】格子縞観察の基本知識として、単位長さ当
たりに見える格子縞の本数と、結晶の単位格子定数とを
照らし合わせることで、露出面の面方位を推定できるこ
とが知られている。本発明者らは本発明の結晶シリコン
膜において上述の観察を重ねて行い、全ての結晶面はほ
ぼ同一の面方位（１１１）であると判断した。
たりに見える格子縞の本数と、結晶の単位格子定数とを
照らし合わせることで、露出面の面方位を推定できるこ
とが知られている。本発明者らは本発明の結晶シリコン
膜において上述の観察を重ねて行い、全ての結晶面はほ
ぼ同一の面方位（１１１）であると判断した。
【００７７】なお、高温ポリシリコン膜の場合において
の上述の観察を行ったところ、結晶面は様々な面方位が
確認され、傾角粒界を作り得ないことが確認できた。
の上述の観察を行ったところ、結晶面は様々な面方位が
確認され、傾角粒界を作り得ないことが確認できた。
【００７８】また、前述の参考書（材料評価のための高
分解能電子顕微鏡法）によれば、この様な傾角粒界には
対応粒界と呼ばれるものがある。対応粒界とは傾角粒界
の中でも特に整合性が良い結晶粒界（典型的なものが双
晶粒界）であり、その整合性の程度をΣ値で表すことが
できる。
分解能電子顕微鏡法）によれば、この様な傾角粒界には
対応粒界と呼ばれるものがある。対応粒界とは傾角粒界
の中でも特に整合性が良い結晶粒界（典型的なものが双
晶粒界）であり、その整合性の程度をΣ値で表すことが
できる。
【００７９】例えば、Σ値の値が小さいほど隣接する二
つの結晶粒界（対応粒界）の整合性は良いと言える。特
に、回転軸が［１１１］である場合、回転角（二つの結
晶の格子縞が互いになす角と考えて良い）が60°の時に
Σ値が最小の３となることが報告されている。
つの結晶粒界（対応粒界）の整合性は良いと言える。特
に、回転軸が［１１１］である場合、回転角（二つの結
晶の格子縞が互いになす角と考えて良い）が60°の時に
Σ値が最小の３となることが報告されている。
【００８０】前述の様に本発明の結晶シリコン膜は面方
位が（１１１）であるので回転軸は［１１１］となる。
従って、本発明の結晶シリコン膜に含まれる結晶粒界に
おいて、異なる二つの結晶の回転角が60〜80°であるこ
とは、本発明の結晶シリコン膜が対応粒界である可能性
が高いことを示唆している。
位が（１１１）であるので回転軸は［１１１］となる。
従って、本発明の結晶シリコン膜に含まれる結晶粒界に
おいて、異なる二つの結晶の回転角が60〜80°であるこ
とは、本発明の結晶シリコン膜が対応粒界である可能性
が高いことを示唆している。
【００８１】なお、本発明の結晶シリコン膜を形成する
にあたって結晶化温度以上の温度でのアニール工程（本
実施例の場合、図１（Ｃ）に示す工程）は、結晶粒内の
欠陥低減に関して重要な役割を果たしている。その事に
ついて説明する。
にあたって結晶化温度以上の温度でのアニール工程（本
実施例の場合、図１（Ｃ）に示す工程）は、結晶粒内の
欠陥低減に関して重要な役割を果たしている。その事に
ついて説明する。
【００８２】図１７（Ａ）は図１（Ｂ）に示した結晶化
工程までを終了した時点での結晶シリコン膜を２５万倍
に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白
い部分はコントラストの差に起因して現れる）に矢印で
示される様なジグザグ状に見える欠陥が確認される。
工程までを終了した時点での結晶シリコン膜を２５万倍
に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白
い部分はコントラストの差に起因して現れる）に矢印で
示される様なジグザグ状に見える欠陥が確認される。
【００８３】この様な欠陥は主としてシリコン結晶格子
面の原子の積み重ね順序が食い違っている積層欠陥であ
るが、転位などの場合もある。図１７（Ａ）は｛１１
１｝面に平行な欠陥面を有する積層欠陥と思われる。そ
の事は、ジグザグ状に見える欠陥が約７０°の角をなし
て折れ曲がっていることから推測できる。
面の原子の積み重ね順序が食い違っている積層欠陥であ
るが、転位などの場合もある。図１７（Ａ）は｛１１
１｝面に平行な欠陥面を有する積層欠陥と思われる。そ
の事は、ジグザグ状に見える欠陥が約７０°の角をなし
て折れ曲がっていることから推測できる。
【００８４】一方、図１７（Ｂ）に示す様に、同倍率で
見た本発明の結晶シリコン膜は、結晶粒内には殆ど積層
欠陥や転位などに起因する欠陥が見られず、非常に結晶
性が高いことが確認できる。この傾向は膜面全体につい
て言えることであり、欠陥数をゼロにすることは現状で
は困難であるが、実質的にゼロと見なせる程度にまで低
減することができる。
見た本発明の結晶シリコン膜は、結晶粒内には殆ど積層
欠陥や転位などに起因する欠陥が見られず、非常に結晶
性が高いことが確認できる。この傾向は膜面全体につい
て言えることであり、欠陥数をゼロにすることは現状で
は困難であるが、実質的にゼロと見なせる程度にまで低
減することができる。
【００８５】即ち、本発明の結晶シリコン膜は結晶粒内
の欠陥が殆ど無視しうる程度にまで低減され、且つ、結
晶粒界が高い連続性によってキャリア移動の障壁になり
えないため、単結晶または実質的に単結晶と見なせる。
の欠陥が殆ど無視しうる程度にまで低減され、且つ、結
晶粒界が高い連続性によってキャリア移動の障壁になり
えないため、単結晶または実質的に単結晶と見なせる。
【００８６】この様に、図１７（Ａ）と（Ｂ）の写真に
示した結晶シリコン膜は結晶粒界はほぼ同等の連続性を
有しているが、結晶粒内の欠陥数には大きな差がある。
本発明の結晶シリコン膜が図１７（Ａ）に示した結晶シ
リコン膜よりも遙に高い電気特性を示す理由はこの欠陥
数の差によるところが大きい。
示した結晶シリコン膜は結晶粒界はほぼ同等の連続性を
有しているが、結晶粒内の欠陥数には大きな差がある。
本発明の結晶シリコン膜が図１７（Ａ）に示した結晶シ
リコン膜よりも遙に高い電気特性を示す理由はこの欠陥
数の差によるところが大きい。
【００８７】以上の事から、本発明にとって図１（Ｃ）
に示した工程は必要不可欠な工程であることが判る。本
発明者らは、この工程によって起こる現象について次の
様なモデルを考えている。
に示した工程は必要不可欠な工程であることが判る。本
発明者らは、この工程によって起こる現象について次の
様なモデルを考えている。
【００８８】まず、図１７（Ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。
【００８９】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されると、
Si-Ni 結合は切れる。そのため、シリコンの余った結合
手はすぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。
ロセスを行うことで欠陥に存在するNiが除去されると、
Si-Ni 結合は切れる。そのため、シリコンの余った結合
手はすぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。
【００９０】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、本発明ではニッケルとの結合が切れて未結合手が多
く発生するためシリコンの再結合がさらにスムーズに行
われると推測できる。
晶シリコン膜中の欠陥が消滅することは知られている
が、本発明ではニッケルとの結合が切れて未結合手が多
く発生するためシリコンの再結合がさらにスムーズに行
われると推測できる。
【００９１】また、同時に結晶シリコン膜が熱酸化され
る際に発生する余剰シリコン原子が安定性を求めて欠陥
へと移動し、Si-Si 結合の生成に大きく寄与していると
考えられる。この概念はいわゆる高温ポリシリコン膜の
結晶粒内に欠陥が少ない理由として知られている。
る際に発生する余剰シリコン原子が安定性を求めて欠陥
へと移動し、Si-Si 結合の生成に大きく寄与していると
考えられる。この概念はいわゆる高温ポリシリコン膜の
結晶粒内に欠陥が少ない理由として知られている。
【００９２】また、本発明者らは結晶化温度を超える温
度（代表的には 700〜1100℃）で加熱処理を行うことで
結晶シリコン膜とその下地との間が固着し、密着性が高
まることで欠陥が消滅するというモデルを考えている。
度（代表的には 700〜1100℃）で加熱処理を行うことで
結晶シリコン膜とその下地との間が固着し、密着性が高
まることで欠陥が消滅するというモデルを考えている。
【００９３】結晶シリコン膜と下地膜となる酸化珪素膜
とでは、熱膨張係数に１０倍近くの差がある。従って、
非晶質シリコン膜から結晶シリコン膜に変成した段階
（図１７（Ａ））では、結晶シリコン膜が冷却される時
に非常に大きな応力が結晶シリコン膜にかかる。
とでは、熱膨張係数に１０倍近くの差がある。従って、
非晶質シリコン膜から結晶シリコン膜に変成した段階
（図１７（Ａ））では、結晶シリコン膜が冷却される時
に非常に大きな応力が結晶シリコン膜にかかる。
【００９４】この事について、図１８を用いて説明す
る。図１８（Ａ）は結晶化工程後の結晶シリコン膜にか
かる熱履歴を示している。まず、温度（ｔ1 ）で結晶化
された結晶シリコン膜は冷却期間（ａ）を経て室温まで
冷やされる。
る。図１８（Ａ）は結晶化工程後の結晶シリコン膜にか
かる熱履歴を示している。まず、温度（ｔ1 ）で結晶化
された結晶シリコン膜は冷却期間（ａ）を経て室温まで
冷やされる。
【００９５】ここで図１８（Ｂ）に示すのは冷却期間
（ａ）にある時の結晶シリコン膜であり、１０は石英基
板、１１は結晶シリコン膜である。この時、結晶シリコ
ン膜１１と石英基板１０との界面１２における密着性は
あまり高くなく、それが原因となって多数の粒内欠陥を
発生していると考えられる。
（ａ）にある時の結晶シリコン膜であり、１０は石英基
板、１１は結晶シリコン膜である。この時、結晶シリコ
ン膜１１と石英基板１０との界面１２における密着性は
あまり高くなく、それが原因となって多数の粒内欠陥を
発生していると考えられる。
【００９６】即ち、熱膨張係数の差によって引っ張られ
た結晶シリコン膜１１は石英基板１０上で非常に動きや
すく、引っ張り応力などの力によって積層欠陥や転位な
どの欠陥１３を容易に生じてしまうと考えられる。
た結晶シリコン膜１１は石英基板１０上で非常に動きや
すく、引っ張り応力などの力によって積層欠陥や転位な
どの欠陥１３を容易に生じてしまうと考えられる。
【００９７】こうして得られた結晶シリコン膜が図１７
（Ａ）に示した様な状態となるのである。そしてその
後、図１８（Ａ）に示す様に温度（ｔ2 ）で触媒元素の
ゲッタリング工程が施され、その結果、結晶シリコン膜
中の欠陥が前述の理由によって消滅する。
（Ａ）に示した様な状態となるのである。そしてその
後、図１８（Ａ）に示す様に温度（ｔ2 ）で触媒元素の
ゲッタリング工程が施され、その結果、結晶シリコン膜
中の欠陥が前述の理由によって消滅する。
【００９８】ここで重要なことは触媒元素のゲッタリン
グ工程が行われると同時に結晶シリコン膜石英基板に固
着され、石英基板との密着性が高まる点である。即ち、
このゲッタリング工程は結晶シリコン膜と石英基板（下
地）との固着工程を兼ねていると考えられる。
グ工程が行われると同時に結晶シリコン膜石英基板に固
着され、石英基板との密着性が高まる点である。即ち、
このゲッタリング工程は結晶シリコン膜と石英基板（下
地）との固着工程を兼ねていると考えられる。
【００９９】こうしてゲッタリング＋固着工程を終了す
ると冷却期間（ｂ）を経て室温まで冷やされる。ここで
結晶化工程の後の冷却期間（ａ）と異なる点は、石英基
板１０とアニール後の結晶シリコン膜１４との界面１５
が非常に密着性の高い状態となっている点である。（図
１８（Ｃ））
ると冷却期間（ｂ）を経て室温まで冷やされる。ここで
結晶化工程の後の冷却期間（ａ）と異なる点は、石英基
板１０とアニール後の結晶シリコン膜１４との界面１５
が非常に密着性の高い状態となっている点である。（図
１８（Ｃ））
【０１００】この様に密着性が高いと石英基板１０に対
して結晶シリコン膜１４が完全に固着されるので、結晶
シリコン膜の冷却段階において結晶シリコン膜に応力が
加わっても欠陥を発生するには至らない。即ち、再び欠
陥が発生する様なことを防ぐことができる。
して結晶シリコン膜１４が完全に固着されるので、結晶
シリコン膜の冷却段階において結晶シリコン膜に応力が
加わっても欠陥を発生するには至らない。即ち、再び欠
陥が発生する様なことを防ぐことができる。
【０１０１】なお、図１８（Ａ）では結晶化工程後に室
温まで下げるプロセスを例にとっているが、結晶化が終
了したらそのまま温度を上げてゲッタリング＋固着工程
を行うこともできる。その様なプロセスを経ても本発明
の結晶シリコン膜を得ることは可能である。
温まで下げるプロセスを例にとっているが、結晶化が終
了したらそのまま温度を上げてゲッタリング＋固着工程
を行うこともできる。その様なプロセスを経ても本発明
の結晶シリコン膜を得ることは可能である。
【０１０２】こうして得られた本発明の結晶シリコン膜
（図１７（Ｂ））は、単に結晶化を行っただけの結晶シ
リコン膜（図１７（Ａ））に較べて格段に結晶粒内の欠
陥数が少ないという特徴を有している。
（図１７（Ｂ））は、単に結晶化を行っただけの結晶シ
リコン膜（図１７（Ａ））に較べて格段に結晶粒内の欠
陥数が少ないという特徴を有している。
【０１０３】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本発明の結晶シリコン膜
のスピン密度は少なくとも 5×1017spins/cm3 以下（好
ましくは 3×1017spins/cm3以下）であることが判明し
ている。ただし、この測定値はは現存する測定装置の検
出限界に近いので、実際のスピン密度はさらに低いと予
想される。
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本発明の結晶シリコン膜
のスピン密度は少なくとも 5×1017spins/cm3 以下（好
ましくは 3×1017spins/cm3以下）であることが判明し
ている。ただし、この測定値はは現存する測定装置の検
出限界に近いので、実際のスピン密度はさらに低いと予
想される。
【０１０４】以上の様な結晶構造および特徴を有する本
発明の結晶シリコン膜は、連続粒界結晶シリコン（Cont
inuous Grain Silicon：ＣＧＳ）と呼ばれる。
発明の結晶シリコン膜は、連続粒界結晶シリコン（Cont
inuous Grain Silicon：ＣＧＳ）と呼ばれる。
【０１０５】〔本発明で得られるＴＦＴに関する知見〕
上述の様な結晶シリコン膜を活性層として作製したＴＦ
Ｔは図１１に示す様な電気特性を示す。図１１に示すの
は横軸にゲイト電圧（Ｖｇ）、縦軸にドレイン電圧（Ｉ
ｄ）の対数をとってプロットしたＮチャネル型ＴＦＴの
Id-Vg 曲線（Id-Vg 特性）である。なお、電気特性の測
定は市販の装置（ヒューレットパッカード社製：型番４
１４５Ｂ）を用いて行った。
上述の様な結晶シリコン膜を活性層として作製したＴＦ
Ｔは図１１に示す様な電気特性を示す。図１１に示すの
は横軸にゲイト電圧（Ｖｇ）、縦軸にドレイン電圧（Ｉ
ｄ）の対数をとってプロットしたＮチャネル型ＴＦＴの
Id-Vg 曲線（Id-Vg 特性）である。なお、電気特性の測
定は市販の装置（ヒューレットパッカード社製：型番４
１４５Ｂ）を用いて行った。
【０１０６】図１１において、１１０１は上記工程で得
られた活性層を利用したＴＦＴの電気特性であり、１１
０２は従来のＴＦＴの電気特性を示している。従来のＴ
ＦＴとは上記工程から触媒元素のゲッタリングプロセス
を削除した工程で作製されたＴＦＴを指している。
られた活性層を利用したＴＦＴの電気特性であり、１１
０２は従来のＴＦＴの電気特性を示している。従来のＴ
ＦＴとは上記工程から触媒元素のゲッタリングプロセス
を削除した工程で作製されたＴＦＴを指している。
【０１０７】両方のトランジスタ特性を比較すると、ま
ず同じゲイト電圧でも１１０１で示される特性の方が 2
〜4 桁近く大きいオン電流が流れることが確認できる。
なお、オン電流とはＴＦＴがオン状態（図１１において
ゲイト電圧が約０〜５Ｖの範囲）にある時に流れるドレ
イン電流のことを指す。
ず同じゲイト電圧でも１１０１で示される特性の方が 2
〜4 桁近く大きいオン電流が流れることが確認できる。
なお、オン電流とはＴＦＴがオン状態（図１１において
ゲイト電圧が約０〜５Ｖの範囲）にある時に流れるドレ
イン電流のことを指す。
【０１０８】また、１１０１で示される特性の方が優れ
たサブスレッショルド特性を有していることも確認でき
る。サブスレッショルド特性とはＴＦＴのスイッチング
動作の急峻性を示すパラメータであり、ＴＦＴがオフ状
態からオン状態にスイッチングする際のId-Vg 曲線の立
ち上がりが急峻である程、サブスレッショルド特性は良
いと言える。
たサブスレッショルド特性を有していることも確認でき
る。サブスレッショルド特性とはＴＦＴのスイッチング
動作の急峻性を示すパラメータであり、ＴＦＴがオフ状
態からオン状態にスイッチングする際のId-Vg 曲線の立
ち上がりが急峻である程、サブスレッショルド特性は良
いと言える。
【０１０９】なお、本発明で得られるＴＦＴの代表的な
電気特性は次に示す様なものであった。 （１）ＴＦＴのスイッチング性能（オン／オフ動作の切
り換えの俊敏性）を示すパラメータであるサブスレッシ
ョルド係数が、Ｎ型ＴＦＴおよびＰ型ＴＦＴともに60〜
100mV/decade（代表的には60〜85mV/decade ）と小さ
い。なお、このデータ値は単結晶シリコンを用いた絶縁
ゲイト型電界効果トランジスタ（ＩＧＦＥＴ）の場合と
ほぼ同等である。 （２）ＴＦＴの動作速度の速さを示すパラメータである
電界効果移動度（μFE）が、Ｎ型ＴＦＴで200 〜650cm2
/Vs （代表的には250 〜300cm2/Vs ）、Ｐ型ＴＦＴで10
0 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大き
い。 （３）ＴＦＴの駆動電圧の目安となるパラメータである
しきい値電圧（Ｖth）が、Ｎ型ＴＦＴで-0.5〜1.5 Ｖ、
Ｐ型ＴＦＴで-1.5〜0.5 Ｖと小さい。この事は小さい電
源電圧で駆動して消費電力を小さくできることを意味し
ている。
電気特性は次に示す様なものであった。 （１）ＴＦＴのスイッチング性能（オン／オフ動作の切
り換えの俊敏性）を示すパラメータであるサブスレッシ
ョルド係数が、Ｎ型ＴＦＴおよびＰ型ＴＦＴともに60〜
100mV/decade（代表的には60〜85mV/decade ）と小さ
い。なお、このデータ値は単結晶シリコンを用いた絶縁
ゲイト型電界効果トランジスタ（ＩＧＦＥＴ）の場合と
ほぼ同等である。 （２）ＴＦＴの動作速度の速さを示すパラメータである
電界効果移動度（μFE）が、Ｎ型ＴＦＴで200 〜650cm2
/Vs （代表的には250 〜300cm2/Vs ）、Ｐ型ＴＦＴで10
0 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大き
い。 （３）ＴＦＴの駆動電圧の目安となるパラメータである
しきい値電圧（Ｖth）が、Ｎ型ＴＦＴで-0.5〜1.5 Ｖ、
Ｐ型ＴＦＴで-1.5〜0.5 Ｖと小さい。この事は小さい電
源電圧で駆動して消費電力を小さくできることを意味し
ている。
【０１１０】以上の様に、本発明で得られるＴＦＴは極
めて優れたスイッチング特性および高速動作特性を有し
ている。また、特異な結晶構造体に起因して短チャネル
効果の影響を受けにくいという特徴がある。その事につ
いて以下に説明する。
めて優れたスイッチング特性および高速動作特性を有し
ている。また、特異な結晶構造体に起因して短チャネル
効果の影響を受けにくいという特徴がある。その事につ
いて以下に説明する。
【０１１１】短チャネル効果とはチャネル長（ゲイト長
とほぼ一致）が微細化された時にＴＦＴ特性が悪化する
現象であり、しきい値電圧の低下、ドレイン耐圧の低下
等が典型的である。原因としては、ドレイン側空乏層が
ソース側へ広がることでソースおよびチャネル領域近傍
の電位が変化し、ゲイト電圧による制御が困難な状態に
なるためと報告されている。なお、短チャネル効果に関
する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸
善；1986」に詳しい。
とほぼ一致）が微細化された時にＴＦＴ特性が悪化する
現象であり、しきい値電圧の低下、ドレイン耐圧の低下
等が典型的である。原因としては、ドレイン側空乏層が
ソース側へ広がることでソースおよびチャネル領域近傍
の電位が変化し、ゲイト電圧による制御が困難な状態に
なるためと報告されている。なお、短チャネル効果に関
する詳細は「ＶＬＳＩデバイスの物理；小柳光正他；丸
善；1986」に詳しい。
【０１１２】しかしながら、本発明のＴＦＴはチャネル
長が 0.5μｍ前後と短い場合においても、極めて高い動
作速度と高いドレイン耐圧とを同時に有し、加速試験に
よる評価で信頼性の高いＴＦＴであることが確認されて
いる。
長が 0.5μｍ前後と短い場合においても、極めて高い動
作速度と高いドレイン耐圧とを同時に有し、加速試験に
よる評価で信頼性の高いＴＦＴであることが確認されて
いる。
【０１１３】本発明者らは、本発明で得られるＴＦＴの
ドレイン耐圧が高い理由として結晶粒界が効果的に機能
していると推察している。これは、チャネル形成領域に
おいてキャリアが移動する方向とほぼ平行に延在する結
晶粒界がエネルギー障壁として振る舞い、ドレイン領域
からの空乏層の広がりを効果的に抑制するためパンチス
ルーによるドレイン耐圧の低下が効果的に抑制されると
いう考えである。
ドレイン耐圧が高い理由として結晶粒界が効果的に機能
していると推察している。これは、チャネル形成領域に
おいてキャリアが移動する方向とほぼ平行に延在する結
晶粒界がエネルギー障壁として振る舞い、ドレイン領域
からの空乏層の広がりを効果的に抑制するためパンチス
ルーによるドレイン耐圧の低下が効果的に抑制されると
いう考えである。
【０１１４】また、真性または実質的に真性な結晶シリ
コン膜を用いてチャネル形成領域を形成できることが、
高い電界効果移動度を実現する要因であると言える。な
お、真性または実質的に真性であるとは以下の条件のう
ち、少なくとも一つを満たすことを意味している。 シリコン膜の活性化エネルギーがほぼ1/2 （フェル
ミレベルが禁制体のほぼ中央に位置する) である。 スピン密度よりも不純物濃度が低い領域である。 意図的に不純物を添加してないアンドープ（undop
e）またはイントリンシック（intrinsic ）な領域であ
る。
コン膜を用いてチャネル形成領域を形成できることが、
高い電界効果移動度を実現する要因であると言える。な
お、真性または実質的に真性であるとは以下の条件のう
ち、少なくとも一つを満たすことを意味している。 シリコン膜の活性化エネルギーがほぼ1/2 （フェル
ミレベルが禁制体のほぼ中央に位置する) である。 スピン密度よりも不純物濃度が低い領域である。 意図的に不純物を添加してないアンドープ（undop
e）またはイントリンシック（intrinsic ）な領域であ
る。
【０１１５】以上の短チャネル効果の抑制に関する考察
は本発明者らの推察に他ならないが、ＴＦＴの測定デー
タは事実であり、従来のシリコン薄膜を用いたＴＦＴと
はまるで異なる優れた性能を有することも事実である。
は本発明者らの推察に他ならないが、ＴＦＴの測定デー
タは事実であり、従来のシリコン薄膜を用いたＴＦＴと
はまるで異なる優れた性能を有することも事実である。
【０１１６】（本発明のＴＦＴで構成した回路の特性）
次に、本発明者らが本発明で得られるＴＦＴを用いて作
製したリングオシレータによる周波数特性を示す。リン
グオシレータとはＣＭＯＳ構造でなるインバータ回路を
奇数段リング状に接続した回路であり、インバータ回路
１段あたりの遅延時間を求めるのに利用される。実験に
使用したリングオシレータの構成は次の様になってい
る。 段数：９段 ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm ＴＦＴのゲイト長： 0.6μｍ
次に、本発明者らが本発明で得られるＴＦＴを用いて作
製したリングオシレータによる周波数特性を示す。リン
グオシレータとはＣＭＯＳ構造でなるインバータ回路を
奇数段リング状に接続した回路であり、インバータ回路
１段あたりの遅延時間を求めるのに利用される。実験に
使用したリングオシレータの構成は次の様になってい
る。 段数：９段 ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm ＴＦＴのゲイト長： 0.6μｍ
【０１１７】上記リングオシレータの電源電圧５Ｖの時
の発振周波数をスペクトラムアナライザーで測定した結
果を図１２に示す。図１２において、横軸は電源電圧
（ＶDD）、縦軸は発振周波数（ｆosc ）である。図１２
が示す様に、ゲイト絶縁膜が30nmのＴＦＴを用いた場合
において１ＧＨｚ以上の発振周波数を実現している。
の発振周波数をスペクトラムアナライザーで測定した結
果を図１２に示す。図１２において、横軸は電源電圧
（ＶDD）、縦軸は発振周波数（ｆosc ）である。図１２
が示す様に、ゲイト絶縁膜が30nmのＴＦＴを用いた場合
において１ＧＨｚ以上の発振周波数を実現している。
【０１１８】図１３に示すのは1.04ＧＨｚの発振周波数
を得た際のスペクトラムアナライザーの出力スペクトル
の様子である。横軸は 1〜1.1 ＧＨｚまでの周波数であ
り、縦軸はログスケールでとった電圧（出力振幅）であ
る。図１３に明らかな様に、1.04 ＧＨｚのところで出
力スペクトルのピークが現れている。なお、出力スペク
トルがテールを引いているのは装置の分解能によるもの
であり、実験結果に影響するものではない。
を得た際のスペクトラムアナライザーの出力スペクトル
の様子である。横軸は 1〜1.1 ＧＨｚまでの周波数であ
り、縦軸はログスケールでとった電圧（出力振幅）であ
る。図１３に明らかな様に、1.04 ＧＨｚのところで出
力スペクトルのピークが現れている。なお、出力スペク
トルがテールを引いているのは装置の分解能によるもの
であり、実験結果に影響するものではない。
【０１１９】また、実際にＬＳＩ回路のＴＥＧの一つで
あるシフトレジスタを作製して10〜100 ＭＨｚの動作周
波数で駆動した際の出力パルスを確認し、シフトレジス
タの動作性能を調べた。図１４に示すオシロスコープの
画面（上側がクロックパルス、下側が出力パルスを示
す）は、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、
動作周波数100 ＭＨｚ、電源電圧５Ｖ、段数５０段のシ
フトレジスタ回路の出力パルスを表している。
あるシフトレジスタを作製して10〜100 ＭＨｚの動作周
波数で駆動した際の出力パルスを確認し、シフトレジス
タの動作性能を調べた。図１４に示すオシロスコープの
画面（上側がクロックパルス、下側が出力パルスを示
す）は、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6μｍ、
動作周波数100 ＭＨｚ、電源電圧５Ｖ、段数５０段のシ
フトレジスタ回路の出力パルスを表している。
【０１２０】本発明者らが確認した結果、図１５に示す
様に出力パルス幅ｔの逆数（縦軸）と動作周波数（横
軸）とは比例関係にあり、単独で100 ＭＨｚもの高周波
駆動が可能で、かつ、出力パルスが殆どなまりのない理
想状態で得られる極めて高性能なシフトレジスタである
ことが判明した。なお、実験は多少回路構成の異なる２
種類のシフトレジスタを用いたのでそれぞれをシフトレ
ジスタ１およびシフトレジスタ２とした。
様に出力パルス幅ｔの逆数（縦軸）と動作周波数（横
軸）とは比例関係にあり、単独で100 ＭＨｚもの高周波
駆動が可能で、かつ、出力パルスが殆どなまりのない理
想状態で得られる極めて高性能なシフトレジスタである
ことが判明した。なお、実験は多少回路構成の異なる２
種類のシフトレジスタを用いたのでそれぞれをシフトレ
ジスタ１およびシフトレジスタ２とした。
【０１２１】以上の様なリングシレータおよびシフトレ
ジスタの驚異的なデータは、特異な結晶構造体で構成さ
れる本発明のＴＦＴが単結晶シリコンを利用したＩＧＦ
ＥＴに匹敵する、若しくは凌駕する性能を有しているこ
とを示している。
ジスタの驚異的なデータは、特異な結晶構造体で構成さ
れる本発明のＴＦＴが単結晶シリコンを利用したＩＧＦ
ＥＴに匹敵する、若しくは凌駕する性能を有しているこ
とを示している。
【０１２２】それを裏付ける証拠として次の様なデータ
がある。図１６に示すデータは横軸に電源電圧
（ＶDD）、縦軸にＦ／Ｏ＝１（ファンアウト比が１）の
インバータの１段当たりの遅延時間（τpd）をとったグ
ラフである（ロジックＬＳＩ技術の革新，前口賢二他，
ｐ１０８，株式会社サイエンスフォーラム，1995）。図
中の様々な曲線（点線で示されるもの）は、単結晶シリ
コンを利用したＦＥＴを様々なデザインルールで作製し
た時のデータであり、いわゆるスケーリング則を示して
いる。
がある。図１６に示すデータは横軸に電源電圧
（ＶDD）、縦軸にＦ／Ｏ＝１（ファンアウト比が１）の
インバータの１段当たりの遅延時間（τpd）をとったグ
ラフである（ロジックＬＳＩ技術の革新，前口賢二他，
ｐ１０８，株式会社サイエンスフォーラム，1995）。図
中の様々な曲線（点線で示されるもの）は、単結晶シリ
コンを利用したＦＥＴを様々なデザインルールで作製し
た時のデータであり、いわゆるスケーリング則を示して
いる。
【０１２３】この図に上述のリングオシレータを用いて
得たインバータの遅延時間と電源電圧との関係を当ては
めると、図１６において実線で示される曲線となる。注
目すべきはチャネル長が 0.5μｍ、ゲイト絶縁膜の膜厚
（ｔOX）が１１nmのＩＧＦＥＴで作製したインバータよ
りも、チャネル長が 0.6μｍ、ゲイト絶縁膜の膜厚が３
０nmのＴＦＴで作製したインバータの方が優れた性能を
有している点である。
得たインバータの遅延時間と電源電圧との関係を当ては
めると、図１６において実線で示される曲線となる。注
目すべきはチャネル長が 0.5μｍ、ゲイト絶縁膜の膜厚
（ｔOX）が１１nmのＩＧＦＥＴで作製したインバータよ
りも、チャネル長が 0.6μｍ、ゲイト絶縁膜の膜厚が３
０nmのＴＦＴで作製したインバータの方が優れた性能を
有している点である。
【０１２４】この事は本発明者で得られるＴＦＴがＩＧ
ＦＥＴよりも優れた性能を有していることを如実に示し
ている。例えば、上記ＴＦＴを構成するゲイト絶縁膜の
膜厚をＩＧＦＥＴの３倍以上としても、性能的に同等も
しくはそれ以上のものが得られるのである。即ち、本発
明のＴＦＴは同等の特性を動作性能を有するＩＧＦＥＴ
よりも優れた絶縁耐圧を有していると言える。
ＦＥＴよりも優れた性能を有していることを如実に示し
ている。例えば、上記ＴＦＴを構成するゲイト絶縁膜の
膜厚をＩＧＦＥＴの３倍以上としても、性能的に同等も
しくはそれ以上のものが得られるのである。即ち、本発
明のＴＦＴは同等の特性を動作性能を有するＩＧＦＥＴ
よりも優れた絶縁耐圧を有していると言える。
【０１２５】また同時に、本発明のＴＦＴがスケーリン
グ則に従って微細化されればさらに高い性能を実現する
ことが可能である。本発明は短チャネル効果に影響され
にくいので例えばリングオシレータを0.2 μｍルールで
作製すればスケーリング則によると９ＧＨｚの動作周波
数を実現しうると予想される（動作周波数ｆがチャネル
長Ｌの二乗に反比例するため）。
グ則に従って微細化されればさらに高い性能を実現する
ことが可能である。本発明は短チャネル効果に影響され
にくいので例えばリングオシレータを0.2 μｍルールで
作製すればスケーリング則によると９ＧＨｚの動作周波
数を実現しうると予想される（動作周波数ｆがチャネル
長Ｌの二乗に反比例するため）。
【０１２６】以上の様に、本発明のＴＦＴは極めて優れ
た特性を有し、そのＴＦＴを用いて形成した半導体回路
は１０ＧＨｚ以上の高速動作を実現しうる全く新しいＴ
ＦＴであることが確認された。
た特性を有し、そのＴＦＴを用いて形成した半導体回路
は１０ＧＨｚ以上の高速動作を実現しうる全く新しいＴ
ＦＴであることが確認された。
【０１２７】〔実施例２〕本実施例では実施例１に示し
た作製工程とは別の工程例を示す。具体的には活性層を
形成する前に、結晶性珪素膜に対してハロゲン元素を含
む雰囲気における加熱処理を施し、ニッケルをゲッタリ
ング除去する。
た作製工程とは別の工程例を示す。具体的には活性層を
形成する前に、結晶性珪素膜に対してハロゲン元素を含
む雰囲気における加熱処理を施し、ニッケルをゲッタリ
ング除去する。
【０１２８】本実施例に示す工程を実施例１と組み合わ
せることで活性層中のニッケル濃度をさらに効果的に低
減することが可能である。
せることで活性層中のニッケル濃度をさらに効果的に低
減することが可能である。
【０１２９】また、700 ℃を超える加熱処理によって結
晶性珪素膜の膜厚が減少するため、活性層を薄くする効
果もある。膜厚が薄くなると移動度の向上やオフ電流の
低減といった効果が期待できる。
晶性珪素膜の膜厚が減少するため、活性層を薄くする効
果もある。膜厚が薄くなると移動度の向上やオフ電流の
低減といった効果が期待できる。
【０１３０】〔実施例３〕実施例１ではゲイト絶縁膜の
成膜後に触媒元素のゲッタリングプロセスを行う例を示
したが、本実施例では、活性層を形成した直後にゲッタ
リングプロセスを行い、その時の熱酸化膜のみをゲイト
絶縁膜として利用する。
成膜後に触媒元素のゲッタリングプロセスを行う例を示
したが、本実施例では、活性層を形成した直後にゲッタ
リングプロセスを行い、その時の熱酸化膜のみをゲイト
絶縁膜として利用する。
【０１３１】この場合、熱酸化膜の膜厚でゲイト絶縁膜
の膜厚が決定されるので、加熱処理の条件を調節するこ
とで10nm程度の極めて薄いゲイト絶縁膜を形成すること
ができる。なお、ゲイト絶縁膜を薄くすることでキャリ
アの移動度が向上することは公知の事実である。
の膜厚が決定されるので、加熱処理の条件を調節するこ
とで10nm程度の極めて薄いゲイト絶縁膜を形成すること
ができる。なお、ゲイト絶縁膜を薄くすることでキャリ
アの移動度が向上することは公知の事実である。
【０１３２】この様に、熱酸化膜のみでゲイト絶縁膜を
構成すると高速動作の可能な半導体装置を作製できる点
と、ゲイト絶縁膜の成膜工程を簡略化できる点に特徴が
ある。ただし、膜厚を均一に形成することに注意を払う
必要がある。
構成すると高速動作の可能な半導体装置を作製できる点
と、ゲイト絶縁膜の成膜工程を簡略化できる点に特徴が
ある。ただし、膜厚を均一に形成することに注意を払う
必要がある。
【０１３３】〔実施例４〕実施例１の図３（Ｃ）に示し
た構成は本発明を用いたアクティブマトリクス型表示装
置のＴＦＴ側基板（アクティブマトリクス基板と呼ばれ
る）の一例であり、ＣＭＯＳ回路で様々な回路を構成す
ることができる。
た構成は本発明を用いたアクティブマトリクス型表示装
置のＴＦＴ側基板（アクティブマトリクス基板と呼ばれ
る）の一例であり、ＣＭＯＳ回路で様々な回路を構成す
ることができる。
【０１３４】図４に示すのは、本発明を用いて構成され
るアクティブマトリクス基板の他の例を示すブロック図
である。ここでは基板４０１上に画素マトリクス回路４
０２、ソース線ドライバー回路４０３、ゲイト線ドライ
バー回路４０４およびロジック回路４０５を一体形成し
て構成される。なお、本実施例ではデジタル対応の一例
を示している。
るアクティブマトリクス基板の他の例を示すブロック図
である。ここでは基板４０１上に画素マトリクス回路４
０２、ソース線ドライバー回路４０３、ゲイト線ドライ
バー回路４０４およびロジック回路４０５を一体形成し
て構成される。なお、本実施例ではデジタル対応の一例
を示している。
【０１３５】ソース線ドライバー回路４０３は主として
シフトレジスタ（カウンタ＋デコーダも可）、レベルシ
フタ、バッファ、ラッチ回路等で構成され、ゲイト線ド
ライバー回路４０４は主としてシフトレジスタ、マルチ
プレクサ、レベルシフタ、バッファ等で構成されてい
る。
シフトレジスタ（カウンタ＋デコーダも可）、レベルシ
フタ、バッファ、ラッチ回路等で構成され、ゲイト線ド
ライバー回路４０４は主としてシフトレジスタ、マルチ
プレクサ、レベルシフタ、バッファ等で構成されてい
る。
【０１３６】また、画素マトリクス回路４０２は複数の
ソース線４０６、４０７及び複数のゲイト線４０８、４
０９とで囲まれた複数の画素領域４１０がマトリクス状
に配置されて構成される。
ソース線４０６、４０７及び複数のゲイト線４０８、４
０９とで囲まれた複数の画素領域４１０がマトリクス状
に配置されて構成される。
【０１３７】そして、複数の画素領域４１０は画素ＴＦ
Ｔ４１１、液晶セル４１２、補助容量４１３を含んで構
成されている。なお、図示されていないが、液晶セル４
１２は画素電極および対向電極とその間に挟持された液
晶とで構成される。
Ｔ４１１、液晶セル４１２、補助容量４１３を含んで構
成されている。なお、図示されていないが、液晶セル４
１２は画素電極および対向電極とその間に挟持された液
晶とで構成される。
【０１３８】ロジック回路４０５は、ソース線ドライバ
ー回路４０３及びゲイト線ドライバー回路４０４を駆動
するためのスタートパルスやクロック信号等の処理、画
素マトリクス回路４０２に画像を表示させるためのビデ
オ信号の処理等の様に、画像表示を行うに必要な信号処
理を行うために必要な回路全般を指す。
ー回路４０３及びゲイト線ドライバー回路４０４を駆動
するためのスタートパルスやクロック信号等の処理、画
素マトリクス回路４０２に画像を表示させるためのビデ
オ信号の処理等の様に、画像表示を行うに必要な信号処
理を行うために必要な回路全般を指す。
【０１３９】図４に示す実施例では、ロジック回路４０
５は位相比較器４１４、ＬＰＦ（Low Pass Filter ）４
１５、ＶＣＯ（電圧制御型発振器）４１６、分周器４１
７、ソース線ドライバー用（水平走査用）発振器４１
８、ゲイト線ドライバー用（垂直走査用）発振器４１
９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）４
２０を含んで構成される。
５は位相比較器４１４、ＬＰＦ（Low Pass Filter ）４
１５、ＶＣＯ（電圧制御型発振器）４１６、分周器４１
７、ソース線ドライバー用（水平走査用）発振器４１
８、ゲイト線ドライバー用（垂直走査用）発振器４１
９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）４
２０を含んで構成される。
【０１４０】なお、本発明者らはここで図示されない他
のロジック回路、例えばイメージセンサやＣＣＤ、それ
らから送られてくる信号の入出力を行うＩ／Ｏポート、
アンプ系回路（差動アンプ、オペアンプ、コンパレータ
ー等）、データを格納するメモリ（ＲＡＭやＲＯＭ）、
ＣＰＵまでもモノシリックに搭載したシステムディスプ
レイをも実現しうると考えている。
のロジック回路、例えばイメージセンサやＣＣＤ、それ
らから送られてくる信号の入出力を行うＩ／Ｏポート、
アンプ系回路（差動アンプ、オペアンプ、コンパレータ
ー等）、データを格納するメモリ（ＲＡＭやＲＯＭ）、
ＣＰＵまでもモノシリックに搭載したシステムディスプ
レイをも実現しうると考えている。
【０１４１】また、４２１はデジタル階調信号に応じた
アナログ信号の入力端子、４２２はデジタル階調信号を
選択するためのビット信号の入力端子、４２３は水平走
査用同期信号の入力端子、４２４は垂直走査用同期信号
の入力端子である。勿論、これらのアナログ信号、ビッ
ト信号、同期信号を形成する発振回路をも基板上に組み
込んでしまえば入力端子は必要なくなる。
アナログ信号の入力端子、４２２はデジタル階調信号を
選択するためのビット信号の入力端子、４２３は水平走
査用同期信号の入力端子、４２４は垂直走査用同期信号
の入力端子である。勿論、これらのアナログ信号、ビッ
ト信号、同期信号を形成する発振回路をも基板上に組み
込んでしまえば入力端子は必要なくなる。
【０１４２】〔実施例５〕本実施例では実施例１に示し
たＣＭＯＳ回路の作製工程を用いてマイクロプロセッサ
等の半導体装置（半導体回路）を構成する場合の例につ
いて説明する。なお、本実施例では半導体回路の一実施
例であり、回路構成は本実施例で限定されるものではな
い。
たＣＭＯＳ回路の作製工程を用いてマイクロプロセッサ
等の半導体装置（半導体回路）を構成する場合の例につ
いて説明する。なお、本実施例では半導体回路の一実施
例であり、回路構成は本実施例で限定されるものではな
い。
【０１４３】図５に示す半導体回路はマイクロプロセッ
サの一例を示している。セラミックス基板５０１上には
絶縁膜５０２が形成されており、基板と素子とが絶縁分
離されている。そして、その上にＩ／Ｏポート５０３〜
５０５、ＣＰＵ５０６、キャッシュメモリー５０７、キ
ャッシュアドレスアレイ５０８、乗算器５０９、リアル
タイムクロック、シリアルインターフェース、タイマー
等を含む回路５１０、クロック制御回路５１１、キャッ
シュコントローラ５１２、バスコントローラ５１３が形
成される。
サの一例を示している。セラミックス基板５０１上には
絶縁膜５０２が形成されており、基板と素子とが絶縁分
離されている。そして、その上にＩ／Ｏポート５０３〜
５０５、ＣＰＵ５０６、キャッシュメモリー５０７、キ
ャッシュアドレスアレイ５０８、乗算器５０９、リアル
タイムクロック、シリアルインターフェース、タイマー
等を含む回路５１０、クロック制御回路５１１、キャッ
シュコントローラ５１２、バスコントローラ５１３が形
成される。
【０１４４】また、図５に示す回路構成以外にも、ＬＣ
Ｄドライバ回路や携帯機器用の高周波回路などを構成す
ることもできる。即ち、本発明で得られる実施例１に示
す様なＴＦＴを用いることで従来のＩＣチップやＬＳＩ
チップをＴＦＴで作製することが可能である。
Ｄドライバ回路や携帯機器用の高周波回路などを構成す
ることもできる。即ち、本発明で得られる実施例１に示
す様なＴＦＴを用いることで従来のＩＣチップやＬＳＩ
チップをＴＦＴで作製することが可能である。
【０１４５】〔実施例６〕本実施例では実施例１と異な
る構成を有するＣＭＯＳ回路を構成する場合の例につい
て図６（Ａ）、（Ｂ）を用いて説明する。なお、図６
（Ａ）、（Ｂ）は基本的な部分は全て実施例１で説明し
たＣＭＯＳ回路と同一構造であるので、符号は実施例１
と同一のものを適宜利用する。
る構成を有するＣＭＯＳ回路を構成する場合の例につい
て図６（Ａ）、（Ｂ）を用いて説明する。なお、図６
（Ａ）、（Ｂ）は基本的な部分は全て実施例１で説明し
たＣＭＯＳ回路と同一構造であるので、符号は実施例１
と同一のものを適宜利用する。
【０１４６】まず、図６（Ａ）は実施例１で示したＣＭ
ＯＳ回路において、ゲイト電極６０１、６０２として一
導電性を付与したシリコン薄膜（ポリシリコン膜）を利
用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路を構成す
る例である。なお、Ｎチャネル型ＴＦＴとＰチャネル型
ＴＦＴとでゲイト電極の導電性を異なるものとする（Ｎ
型またはＰ型）デュアルゲイト型ＴＦＴとすることもで
きる。
ＯＳ回路において、ゲイト電極６０１、６０２として一
導電性を付与したシリコン薄膜（ポリシリコン膜）を利
用したシリコンゲイト型ＴＦＴでＣＭＯＳ回路を構成す
る例である。なお、Ｎチャネル型ＴＦＴとＰチャネル型
ＴＦＴとでゲイト電極の導電性を異なるものとする（Ｎ
型またはＰ型）デュアルゲイト型ＴＦＴとすることもで
きる。
【０１４７】この様なシリコンゲイト構造とすると、チ
タンシリサイド１４８、１４９の形成と同時にゲイト電
極６０１、６０２の上部にもチタンシリサイド６０３、
６０４が形成される。そのため、ゲイト電極とゲイト電
極に接続する接続配線とのオーミックコンタクトをより
良好なものとすることができる。
タンシリサイド１４８、１４９の形成と同時にゲイト電
極６０１、６０２の上部にもチタンシリサイド６０３、
６０４が形成される。そのため、ゲイト電極とゲイト電
極に接続する接続配線とのオーミックコンタクトをより
良好なものとすることができる。
【０１４８】また、図６（Ｂ）は実施例２で示したＣＭ
ＯＳ回路において、サイドウォール１３０、１３１およ
びチタンでなる島状パターン１５１、１５２を形成しな
い場合の例である。この構成では、ゲイト絶縁膜６０
５、６０６の端部（ゲイト電極１１３、１１４よりも外
側に延在した部分）の幅で低濃度不純物領域１３６、１
４５の長さが決定される。また、チタンシリサイド１５
１、１５２と配線１５５、１５６、１５８とが直接コン
タクトする様な構造となる。
ＯＳ回路において、サイドウォール１３０、１３１およ
びチタンでなる島状パターン１５１、１５２を形成しな
い場合の例である。この構成では、ゲイト絶縁膜６０
５、６０６の端部（ゲイト電極１１３、１１４よりも外
側に延在した部分）の幅で低濃度不純物領域１３６、１
４５の長さが決定される。また、チタンシリサイド１５
１、１５２と配線１５５、１５６、１５８とが直接コン
タクトする様な構造となる。
【０１４９】図６（Ｂ）に示す構造ではサイドウォール
１３０、１３１および島状パターン１５１、１５２を形
成する工程を簡略化することで、スループットの向上、
歩留りの向上、製造コストの低減が期待できる。
１３０、１３１および島状パターン１５１、１５２を形
成する工程を簡略化することで、スループットの向上、
歩留りの向上、製造コストの低減が期待できる。
【０１５０】なお、実施例１および実施例６ではプレー
ナ型ＴＦＴの如きトップゲイト型ＴＦＴを例にして説明
しているが、逆スタガＴＦＴの如きボトムゲイト型ＴＦ
Ｔを用いることも可能である。その場合には、ゲイト電
極として耐熱性の高い材料を用いる等の工夫が必要とな
る。
ナ型ＴＦＴの如きトップゲイト型ＴＦＴを例にして説明
しているが、逆スタガＴＦＴの如きボトムゲイト型ＴＦ
Ｔを用いることも可能である。その場合には、ゲイト電
極として耐熱性の高い材料を用いる等の工夫が必要とな
る。
【０１５１】〔実施例７〕本発明は様々な電気光学装置
に対しても適用することができる。例えば、実施例１に
示したアクティブマトリクス基板と対向基板との間に液
晶を挟持すればアクティブマトリクス型液晶表示装置と
なる。その場合、画素電極を透光性材料で形成すれば透
過型液晶表示装置となり、光反射性材料で形成すれば反
射型液晶表示装置となる。
に対しても適用することができる。例えば、実施例１に
示したアクティブマトリクス基板と対向基板との間に液
晶を挟持すればアクティブマトリクス型液晶表示装置と
なる。その場合、画素電極を透光性材料で形成すれば透
過型液晶表示装置となり、光反射性材料で形成すれば反
射型液晶表示装置となる。
【０１５２】また、アクティブマトリクス基板の構造を
多少変更することで容易にアクティブマトリクス型ＥＬ
表示装置やアクティブマトリクス型ＥＣ表示装置等を作
製することができる。
多少変更することで容易にアクティブマトリクス型ＥＬ
表示装置やアクティブマトリクス型ＥＣ表示装置等を作
製することができる。
【０１５３】〔実施例８〕本実施例では、本発明を適用
しうる半導体装置の一例として各種電子デバイスについ
て図７を用いて説明する。本発明を利用した半導体装置
としては（デジタル）ビデオカメラ、（デジタル）スチ
ルカメラ、ヘッドマウントディスプレイ、カーナビゲー
ション、パーソナルコンピュータ、携帯情報端末（モバ
イルコンピュータ、携帯電話等）などが挙げられる。ま
た、最近脚光を浴びているＰＨＳ（Personal Handyphon
e System）搭載型携帯情報端末にも適用できる。
しうる半導体装置の一例として各種電子デバイスについ
て図７を用いて説明する。本発明を利用した半導体装置
としては（デジタル）ビデオカメラ、（デジタル）スチ
ルカメラ、ヘッドマウントディスプレイ、カーナビゲー
ション、パーソナルコンピュータ、携帯情報端末（モバ
イルコンピュータ、携帯電話等）などが挙げられる。ま
た、最近脚光を浴びているＰＨＳ（Personal Handyphon
e System）搭載型携帯情報端末にも適用できる。
【０１５４】図７（Ａ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２００１、カメラ部２
００２、受像部２００３、操作スイッチ２００４、表示
装置２００５で構成される。本発明は表示装置２００５
や内部回路に適用することができる。
ビルコンピュータ）であり、本体２００１、カメラ部２
００２、受像部２００３、操作スイッチ２００４、表示
装置２００５で構成される。本発明は表示装置２００５
や内部回路に適用することができる。
【０１５５】図７（Ｂ）はヘッドマウントディスプレイ
であり、本体２１０１、表示装置２１０２、バンド部２
１０３で構成される。本発明は表示装置２１０２に適用
することができる。
であり、本体２１０１、表示装置２１０２、バンド部２
１０３で構成される。本発明は表示装置２１０２に適用
することができる。
【０１５６】図７（Ｃ）はカーナビゲーションシステム
であり、本体２２０１、表示装置２２０２、操作スイッ
チ２２０３、アンテナ２２０４で構成される。本発明は
表示装置２２０２や内部回路に適用することができる。
であり、本体２２０１、表示装置２２０２、操作スイッ
チ２２０３、アンテナ２２０４で構成される。本発明は
表示装置２２０２や内部回路に適用することができる。
【０１５７】図７（Ｄ）は携帯電話であり、本体２３０
１、音声出力部２３０２、音声入力部２３０３、表示装
置２３０４、操作スイッチ２３０５、アンテナ２３０６
で構成される。本発明は表示装置２３０４や通信用の高
周波回路などに適用することができる。
１、音声出力部２３０２、音声入力部２３０３、表示装
置２３０４、操作スイッチ２３０５、アンテナ２３０６
で構成される。本発明は表示装置２３０４や通信用の高
周波回路などに適用することができる。
【０１５８】図７（Ｅ）はビデオカメラであり、本体２
４０１、表示装置２４０２、音声入力部２４０３、操作
スイッチ２４０４、バッテリー２４０５、受像部２４０
６で構成される。本発明は表示装置２４０２に適用する
ことができる。
４０１、表示装置２４０２、音声入力部２４０３、操作
スイッチ２４０４、バッテリー２４０５、受像部２４０
６で構成される。本発明は表示装置２４０２に適用する
ことができる。
【０１５９】以上の様に、本発明の応用範囲は極めて広
く、あらゆる分野の表示媒体に適用することが可能であ
る。また、これ以外にもＩＣ、ＬＳＩといった半導体回
路を必要とする製品であれば用途を問わない。
く、あらゆる分野の表示媒体に適用することが可能であ
る。また、これ以外にもＩＣ、ＬＳＩといった半導体回
路を必要とする製品であれば用途を問わない。
【０１６０】
【発明の効果】本明細書で開示する発明によれば、単結
晶シリコン上に作製したＩＧＦＥＴに匹敵する、或いは
凌駕する高い性能を有したＴＦＴを実現することができ
る。さらに、この様な高い特性を有しているにも拘わら
ずチャネル長が１μｍ以下となっても極めて高い耐圧特
性を有している。
晶シリコン上に作製したＩＧＦＥＴに匹敵する、或いは
凌駕する高い性能を有したＴＦＴを実現することができ
る。さらに、この様な高い特性を有しているにも拘わら
ずチャネル長が１μｍ以下となっても極めて高い耐圧特
性を有している。
【０１６１】以上の様なＴＦＴを用いて構成される半導
体回路や電気光学装置およびそれらを具備した電子デバ
イスは、極めて高い性能を有し、機能性、携帯性、信頼
性の面で非常に優れたものとなる。
体回路や電気光学装置およびそれらを具備した電子デバ
イスは、極めて高い性能を有し、機能性、携帯性、信頼
性の面で非常に優れたものとなる。
【図１】 アクティブマトリクス基板の作製工程を
示す図。
示す図。
【図２】 アクティブマトリクス基板の作製工程を
示す図。
示す図。
【図３】 アクティブマトリクス基板の作製工程を
示す図。
示す図。
【図４】 アクティブマトリクス基板の一例を説明
するための図。
するための図。
【図５】 半導体回路の一例を説明するための図。
【図６】 ＣＭＯＳ回路の構造を説明するための
図。
図。
【図７】 電子デバイスの一例を説明するための
図。
図。
【図８】 上面から見た結晶シリコン膜を示す顕微
鏡写真。
鏡写真。
【図９】 上面から見た結晶シリコン膜を示すＴＥ
Ｍ写真。
Ｍ写真。
【図１０】 結晶粒界の格子縞を示すＨＲ−ＴＥＭ写
真。
真。
【図１１】 ＴＦＴの電気特性を示す図。
【図１２】 リングオシレータの周波数特性を示す
図。
図。
【図１３】 リングオシレータの出力スペクトルを示
す写真。
す写真。
【図１４】 シフトレジスタの出力パルスを示す写
真。
真。
【図１５】 シフトレジスタの周波数とパルス幅の関
係を示す図。
係を示す図。
【図１６】 スケーリング則を示す図。
【図１７】 結晶シリコン膜の結晶粒を示すＴＥＭ写
真。
真。
【図１８】 欠陥の生成および消滅に関するモデルを
説明するための図。
説明するための図。
１０１ 基板 １０２ 非晶質シリコン膜 １０３ 酸化珪素膜（マスク絶縁膜） １０４ ニッケル含有層 １０５、１０６ 触媒元素の添加領域 １０７、１０８ 横成長領域 １０９〜１１１ 活性層 １１２ ゲイト絶縁膜
Claims (10)
- 【請求項１】少なくとも二つの結晶と該結晶間の結晶粒
界とを有し、前記結晶粒界における全ての結合手に対す
る不整合結合手の割合が５％以下であることを特徴とす
る半導体薄膜。 - 【請求項２】少なくとも二つの結晶と該結晶間の結晶粒
界とを有し、前記結晶粒界の任意の少なくとも一つの領
域では、１００個の結合手のうちに含まれる不整合結合
手が５個以下であることを特徴とする半導体薄膜。 - 【請求項３】少なくとも二つの結晶と該結晶間の結晶粒
界とを有し、前記結晶粒界の任意の少なくとも一つの領
域では、５０個の結合手のうちに含まれる不整合結合手
が０個であることを特徴とする半導体薄膜。 - 【請求項４】少なくとも二つの結晶と該結晶間の結晶粒
界とを有し、前記少なくとも二つの結晶のうち、任意の
一つの結晶に観察される格子縞と隣接する他の結晶に観
察される格子縞とがなす角は60〜80°であることを特徴
とする半導体薄膜。 - 【請求項５】請求項１乃至請求項４において、前記結晶
を構成する主成分元素はシリコンであることを特徴とす
る半導体薄膜。 - 【請求項６】絶縁表面を有する基板上に形成された活性
層、ゲイト絶縁膜およびゲイト電極とを少なくとも有す
る絶縁ゲイト型半導体装置であって、 前記活性層を構成する半導体薄膜は、少なくとも二つの
結晶と該結晶間の結晶粒界とを有し、前記結晶粒界にお
ける全ての結合手に対する不整合結合手の割合が５％以
下であることを特徴とする半導体装置。 - 【請求項７】絶縁表面を有する基板上に形成された活性
層、ゲイト絶縁膜およびゲイト電極とを少なくとも有す
る絶縁ゲイト型半導体装置であって、 前記活性層を構成する半導体薄膜は、少なくとも二つの
結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の任
意の少なくとも一つの領域では、１００個の結合手のう
ちに含まれる不整合結合手が５個以下であることを特徴
とする半導体装置。 - 【請求項８】絶縁表面を有する基板上に形成された活性
層、ゲイト絶縁膜およびゲイト電極とを少なくとも有す
る絶縁ゲイト型半導体装置であって、 前記活性層を構成する半導体薄膜は、少なくとも二つの
結晶と該結晶間の結晶粒界とを有し、前記結晶粒界の任
意の少なくとも一つの領域では、５０個の結合手のうち
に含まれる不整合結合手が０個であることを特徴とする
半導体装置。 - 【請求項９】絶縁表面を有する基板上に形成された活性
層、ゲイト絶縁膜およびゲイト電極とを少なくとも有す
る絶縁ゲイト型半導体装置であって、 前記活性層を構成する半導体薄膜は、少なくとも二つの
結晶と該結晶間の結晶粒界とを有し、前記少なくとも二
つの結晶のうち、任意の一つの結晶に観察される格子縞
と隣接する他の結晶に観察される格子縞とがなす角は60
〜80°であることを特徴とする半導体装置。 - 【請求項１０】請求項６乃至請求項９において、前記結
晶を構成する主成分元素はシリコンであることを特徴と
する半導体装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04465998A JP4401448B2 (ja) | 1997-02-24 | 1998-02-09 | 半導体装置の作製方法 |
| TW087102409A TW466571B (en) | 1997-02-24 | 1998-02-20 | Semiconductor thin film and semiconductor device |
| TW089109783A TW455918B (en) | 1997-02-24 | 1998-02-20 | Display device and semiconductor device |
| US09/027,344 US6140667A (en) | 1997-02-24 | 1998-02-20 | Semiconductor thin film in semiconductor device having grain boundaries |
| US09/495,109 US6160271A (en) | 1997-02-24 | 2000-02-01 | Semiconductor thin film and semiconductor device |
| US09/690,908 US6608324B1 (en) | 1997-02-24 | 2000-10-17 | Display device having thin film transistors |
| US10/642,575 US6855956B2 (en) | 1997-02-24 | 2003-08-19 | Semiconductor thin film and semiconductor device |
| US11/052,202 US8193533B2 (en) | 1997-02-24 | 2005-02-08 | Display device having thin film transistors |
| KR1020050017541A KR100509529B1 (ko) | 1997-02-24 | 2005-03-03 | 표시장치 및 반도체장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-55633 | 1997-02-24 | ||
| JP5563397 | 1997-02-24 | ||
| JP04465998A JP4401448B2 (ja) | 1997-02-24 | 1998-02-09 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10294280A true JPH10294280A (ja) | 1998-11-04 |
| JPH10294280A5 JPH10294280A5 (ja) | 2005-08-18 |
| JP4401448B2 JP4401448B2 (ja) | 2010-01-20 |
Family
ID=26384607
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR100509529B1 (ja) |
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