JPH10321801A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来はＯＮＯ膜を作成する際に上層酸化膜と
下層酸化膜を同じ厚さで作成していたので、電圧依存性
やリーク電流が大きかった。またバイポーラトランジス
タなどを作る際、キャパシタを作成するだけのために２
工程を必要としていた。 【解決手段】 キャパシタ３４の誘電体層を形成するＯ
ＮＯ膜の上層酸化膜２を下層酸化膜５より厚くする。ま
た半導体集積回路においてキャパシタ３４の上側電極１
と多結晶シリコン抵抗とを共通の多結晶シリコン膜１５
により形成し、キャパシタと多結晶シリコン抵抗のパタ
ーニングを行う際、トランジスタの活性領域について
は、堆積されたＯＮＯ膜の窒化膜でエッチングが止まる
ようにしてエッチングダメージが活性領域である半導体
基板にまで達するのを防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に使
用されるキャパシタの構造およびその製造方法に係り、
特にキャパシタ電極間の絶縁膜としてＯＮＯ膜（酸化膜
／シリコン窒化膜／酸化膜）を用いた場合の構造および
製造方法に関するものである。

【０００２】

【従来の技術】従来より、半導体集積回路に使用される
キャパシタとして図１１に示すようなＯＮＯ膜を電極間
の誘電体層として用いる方法がある。図１１においてＯ
ＮＯ膜はシリコン酸化膜５´とシリコン窒化膜３´とシ
リコン酸化膜２´により形成される誘電体多層膜で、酸
化膜と窒化膜の特徴を併せ持つものである。

【０００３】この従来例において、キャパシタの上部電
極はドープされた多結晶シリコン膜またはＡｌ１´であ
り、下部電極はシリコン基板表面のＰ型またはＮ型不純
物高濃度拡散層６´である。従来のＯＮＯ膜の上部シリ
コン酸化膜２´と下部シリコン酸化膜５´は酸化膜とし
て機能を有しながらできるだけ薄くするようなるように
同じ厚さで形成されていた。例えば上下層の酸化膜２´
および５´共に３〜７ｎｍの同じ厚さにしていた。

【０００４】このようなＯＮＯ膜によるキャパシタの一
方の電極として、半導体集積回路において電気配線およ
び抵抗体としても使用可能なドープされた多結晶シリコ
ン膜やＡｌを用いて高信頼性のキャパシタを形成しよう
とする場合に、リーク電流の電極の極性依存性が大きい
という問題点があった。

【０００５】また図１２に示すように、上層および下層
酸化膜の厚さを共に５ｎｍとし（なお、図１３は下層２
ｎｍ）、シリコン窒化膜の厚さを１２ｎｍとした場合の
キャパシタの電圧−電流特性を観察すると、多結晶シリ
コン膜側を正極とした時の方が、拡散層を正極とした時
よりもリーク電流が多くなっているのがわかる。また、
このときのキャパシタの面積は１×１０⁶μｍ²とする。
（以下、特にキャパシタの面積の記述がない時は同様と
する。） このように、下層酸化膜の厚さと上層酸化膜の厚さが同
じ場合にはリーク特性は電極に依存し、多結晶シリコン
膜側を正極にした場合のリーク電流が多くなってしま
い、正負の電圧に対する特性が対称とならずしかも高信
頼性のコンデンサが形成できないという問題点を有して
いた。

【０００６】また、従来のバイポ−ラ集積回路の製造方
法の工程において、上記ＯＮＯ膜によるキャパシタと、
ドープされた多結晶シリコン膜を用いた抵抗体とは別工
程として形成されていた。図１４から図２３に従来のバ
イポ−ラ集積回路の製造工程の一例を示す。

【０００７】バイポーラ集積回路を形成する過程におい
て、まず図１４に示すように、Ｐ型シリコン基板２１に
Ｎ＋埋込み層（Ｎ＋ＢＬ），Ｐ＋埋込み層（Ｐ＋ＢＬ）
を形成し、その上にＮ型エピタキシャル層２２が形成さ
れ、さらに各素子のアイソレーションのため基板表面か
らＰ＋拡散層、コレクタ電極取り出しのためのＮ＋拡散
層（ＤＮ＋），キャパシタの下部電極となる高濃度拡散
層（Ｄｅｅｐ Ｎ＋）が形成され、さらに表面の酸化膜
２３にはコレクタ電極取り出しおよびベース層形成のた
めの開口が形成される。

【０００８】次に図１５に示すように多結晶シリコン膜
２５が堆積される。この多結晶シリコン膜２５により抵
抗体が形成される。次に多結晶シリコン膜について写真
蝕刻によるエッチングを行い、図１６に示すように多結
晶シリコン抵抗３６を形成する。

【０００９】次に図１７に示すようにレジスト２９を全
面に形成した後ベース形成部を開口してＰ型不純物を注
入しＰ型ベース層を形成する。レジスト２９を除去した
後、図１８に示すように次のレジスト２９´を塗布し、
ベース電極部および多結晶シリコン抵抗３６領域を開口
し、Ｐ型不純物のイオン注入を行いベース電極取り出し
層を形成すると共に多結晶シリコン抵抗３６を所望の抵
抗値に調整する。

【００１０】さらにレジスト２９´を除去した後、図１
９に示すように、表面に層間絶縁膜２７を形成する。そ
して図２０に示すように、表面にレジスト２９´´を堆
積させキャパシタ部を開口し、これをマスクとしてキャ
パシタ部の層間絶縁膜２７および酸化膜２３をエッチン
グする。その後レジスト２９´´を除去した後、キャパ
シタ開口部に、図２１に示すようにＯＮＯ膜３１、Ａｌ
（または多結晶シリコン）膜３０、レジスト２９´´´
をこの順に堆積させる。レジスト２９´´´をパターニ
ングしこれをマスクとしてＡｌ（または多結晶シリコ
ン）膜３０およびＯＮＯ膜３１を図２１に示すようにエ
ッチングしてキャパシタ３４を形成する。そして、レジ
スト２９´´´を除去した後、次のレジストを塗布し、
エミッタ部およびコレクタ電極取りだし部の絶縁膜２６
を写真蝕刻によりエッチングし、Ｎ型不純物をイオン注
入する（図示せず）。

【００１１】そして、レジストを除去し図２２に示すよ
うに、絶縁膜３２を形成した後、各コンタクト部の写真
蝕刻およびエッチングを行いコンタクトホールを形成す
る。次に図２３に示すように各電極２８を形成する。

【００１２】かかる工程においては多結晶シリコン抵抗
３６の形成とキャパシタ３４の形成が別工程で行われる
ため、工程数が多くなり処理が複雑になるという問題点
を有していた。

【００１３】

【発明が解決しようとする課題】上記半導体装置の製造
方法において、従来はＯＮＯ膜を作製する際に上層酸化
膜と下層酸化膜を同じ厚さで作製していたので、リーク
電流の電極依存性がありしかもリーク電流が大きかっ
た。また、ＯＮＯ膜キャパシタを作る際に、このキャパ
シタを作成するだけのために追加の２工程必要としてい
た。

【００１４】本発明の目的は、ＯＮＯ膜の上層酸化膜と
下層酸化膜を適切にすることにより、電極依存性やリー
ク電流を低減し、トランジスタや抵抗などを作る工程で
同時にキャパシタ部も製造し得る方法を提供し、キャパ
シタの耐性や信頼性などの性能を向上させ、製造工程を
短縮し、且つ製造コストを削減することを目的とする。

【００１５】

【課題を解決するための手段】本発明による半導体装置
は、シリコンまたは多結晶シリコン膜上に形成されたＯ
ＮＯ膜を有する半導体装置において、該ＯＮＯ膜の下層
酸化膜より上層酸化膜の方がその膜厚を厚くしたもので
ある。さらに、この半導体装置において上層酸化膜の厚
さを５〜１０ｎｍに、下層酸化膜の厚さを３〜７ｎｍに
限定したものである。

【００１６】また本発明による半導体装置は、Ｐ型また
はＮ型不純物がドープされたシリコン層または多結晶シ
リコン膜よりなる第１の電極と、該シリコン層または多
結晶シリコン膜上に形成された第１の酸化膜と、第１の
酸化膜上に形成された窒化膜と、窒化膜上に形成された
第１の酸化膜より厚い第２の酸化膜と、第２の酸化膜上
に形成された金属膜またはＰ型またはＮ型不純物がドー
プされたシリコン膜よりなる第２の電極により形成され
たキャパシタを有するものである。そして、第１の電極
のＰ型またはＮ型の不純物濃度を１０¹⁹／ｃｍ³以上と
したものである。さらに、第１の酸化膜の厚さを３〜７
ｎｍの範囲とし、第２の酸化膜の厚さを５〜１０ｎｍの
範囲に限定したものである。

【００１７】また本発明による半導体装置は、少なくと
も能動素子と抵抗とキャパシタとを有する半導体装置で
あって、Ｐ型またはＮ型不純物がドープされたシリコン
または多結晶シリコン膜と、シリコンまたは多結晶シリ
コン膜上に形成された第１の酸化膜と、第１の酸化膜の
上に形成された窒化膜と、窒化膜の上に形成された第２
の酸化膜と、第２の酸化膜の上に形成されたＰ型または
Ｎ型不純物がドープされた上部多結晶シリコン膜とによ
り形成されたキャパシタと、Ｐ型またはＮ型不純物がド
ープされた上部多結晶シリコン膜と同一工程で形成され
た多結晶シリコン膜により形成された抵抗とを有するも
のである。そして、第２の酸化膜の厚さが第１の酸化膜
の厚さより厚いことを特徴とするものである。

【００１８】また本発明による半導体装置の製造方法
は、少なくとも能動素子と抵抗とキャパシタを有する半
導体装置の製造方法において、キャパシタの下部電極と
なる導電部分が露出するように半導体基板表面に形成さ
れた絶縁膜に開口を形成するステップと、開口部を含む
基板表面にＯＮＯ膜を形成するステップと、ＯＮＯ膜上
に多結晶シリコン膜を形成するステップと、多結晶シリ
コン膜を所定のパターンにエッチングすることにより、
多結晶シリコン膜より成る抵抗と導電部分を下部電極と
しＯＮＯ膜を誘電体層とし多結晶シリコン膜を上部電極
とするキャパシタとを形成するステップとを有する製造
方法である。

【００１９】

【発明の実施の形態】本発明の実施の形態を以下に図面
を用いて説明する。図１に本発明のキャパシタの構造を
示す。キャパシタの誘電体層であるＯＮＯ膜は少なくと
も酸化膜５と窒化膜３と酸化膜２の３層により形成され
る。ＯＮＯ膜の下層酸化膜５より上層酸化膜２の方が膜
厚を厚くして形成される。例えば、ＯＮＯ膜を作成する
際に下層酸化膜５の厚さを３〜７ｎｍとし、その上の約
１２ｎｍの窒化膜３を形成し、ついで上層酸化膜２を厚
さ５〜１０ｎｍで形成し、しかも上層酸化膜２の膜厚を
下層酸化膜５より厚くする。

【００２０】または酸化膜５および酸化膜２を例えばＣ
ＶＤ、スパッタリング、イオンプレーティングなどによ
り成膜することもできる。また窒化膜３については例え
ばＣＶＤ、スパッタリング、またはイオンプレーティン
グなどにより形成したシリコン窒化膜とすることができ
るがこれらに限られるものではない。

【００２１】図１においては第１の電極である下部電極
はシリコン基板表面のＰ型またはＮ型不純物高濃度拡散
層６により形成されている。拡散層を一方の電極として
用いる場合にはＰ型またはＮ型の不純物濃度は１０¹⁹／
ｃｍ³以上であることが望ましい。また第２の電極であ
る上部電極１は例えばＮ型またはＰ型不純物がドープさ
れた多結晶シリコン膜または金属膜であるＡｌ膜を用い
て形成できるが、特にこれらの材質に限定されるもので
はない。

【００２２】このような構造にすることにより、図２に
示すように従来の上層と下層の酸化膜の厚さが同じもの
よりも電圧の極性依存性が低減する。図３は下層のシリ
コン酸化膜５の厚さを３ｎｍ，シリコン窒化膜３の厚さ
を１２ｎｍ、上層のシリコン酸化膜２の厚さを７ｎｍと
し上部電極１として多結晶シリコン膜を用いた場合の極
性依存性を示すグラフである。多結晶シリコン膜側が正
の時のほうがリーク電流は少ないが、逆バイアスをかけ
た時（拡散層側が正の時）とのグラフのずれが少なく、
従来（図１２、１３参照）より電圧の極性依存性が低減
しているのがわかる。

【００２３】図３（ａ）は下層のシリコン酸化膜５の厚
さを３ｎｍ，シリコン窒化膜３の厚さを１２ｎｍ、上層
のシリコン酸化膜２の厚さを７ｎｍとした場合の極性依
存性を示すグラフである。図３（ｂ）は下層のシリコン
酸化膜５の厚さを５ｎｍ，シリコン窒化膜３の厚さを１
２ｎｍ、上層のシリコン酸化膜２の厚さを７ｎｍとした
場合の極性依存性を示すグラフである。図３（ｃ）は下
層のシリコン酸化膜５の厚さを５ｎｍ，シリコン窒化膜
３の厚さを１２ｎｍ、上層のシリコン酸化膜２の厚さを
１０ｎｍとした場合の極性依存性を示すグラフである。
図３と同様に従来の図１４，１５に比べリーク電流の低
減、極性依存性の低減が現れているのがわかる。

【００２４】図４に下層のシリコン酸化膜５の厚さを５
ｎｍ，シリコン窒化膜３の厚さを１２ｎｍと固定し上層
のシリコン酸化膜２の厚さを２〜１０ｎｍに変えた場合
の電圧−電流特性を示す。（ａ）が多結晶シリコン膜側
を正とした場合、（ｂ）は逆バイアスをかけた場合（拡
散層側が正の時）である。図５に下層のシリコン酸化膜
５の厚さを３ｎｍ，シリコン窒化膜３の厚さを１２ｎｍ
と固定し上層のシリコン酸化膜２の厚さを５および７ｎ
ｍとした場合の電圧−電流特性を示す。（ａ）が多結晶
シリコン膜側を正とした場合、（ｂ）は逆バイアスをか
けた場合（拡散層側が正の時）である。

【００２５】上層のシリコン酸化膜２の厚さを厚くする
ほどリーク電流は低減する。下層のシリコン酸化膜５の
厚さを３ｎｍと薄くしても上層酸化膜を厚くすれば十分
な特性が得られる。

【００２６】なお、拡散層側を正にした場合は上層のシ
リコン酸化膜の膜厚による顕著な差は生じない。キャパ
シタの絶縁耐圧を十分に確保し、容量を低下させないた
めには、上層酸化膜の厚さを５〜１０ｎｍ、下層酸化膜
の厚さを３〜７ｎｍの範囲にすることが望ましい。

【００２７】以上のように本発明の構造により、負荷電
圧による極性依存性が少なくしかもリーク電流の少ない
高信頼性で従来より単位容量の大きいキャパシタを作る
ことができる。

【００２８】図１の実施例における下部電極はシリコン
基板表面に形成されたＰ型またはＮ型不純物高濃度拡散
層６であるが、キャパシタの構造としては例えば絶縁膜
上に形成された多結晶シリコン膜または金属膜を下部電
極としその上にＯＮＯ膜および上部電極を形成してもよ
く、本発明は電極の材質により限定されるものではな
い。この場合に該多結晶シリコン膜のＰ型またはＮ型不
純物濃度は１０¹⁹／ｃｍ³以上であることが望ましい。

【００２９】次にＯＮＯ膜を誘電体層とするキャパシタ
および多結晶シリコン膜による抵抗を有し、能動素子と
してバイポーラトランジスタを用いたバイポーラ集積回
路の製造に関する実施態様について図６から図１０を参
照して説明する。バイポーラ集積回路を形成する過程に
おける図６に示す基板は、Ｐ型シリコン基板１１に上に
Ｎ型層１２が形成されている。そして基板内にはＮ＋埋
込み層（Ｎ＋ＢＬ），Ｐ＋埋込み層（Ｐ＋ＢＬ）が、さ
らに各素子のアイソレーションのための上部Ｐ＋層、コ
レクタ電極取り出しの膜を構成すための上部Ｎ＋層（Ｄ
Ｎ＋），キャパシタの下部電極となる高濃度層（Ｄｅｅ
ｐ Ｎ＋）が形成されている。さらに、基板表面に形成
されている酸化膜１３にはコレクタ電極取り出し部、ベ
ース形成部、およびキャパシタ形成部に開口が形成され
シリコン表面が露出している。

【００３０】図７に示すようにＯＮＯ膜１４を形成する
ため、シリコン基板の露出された部分を酸化してシリコ
ン酸化膜とすることにより下層酸化膜を形成し、続いて
表面全体にシリコン窒化膜を堆積し、その表面を酸化し
て上層酸化膜を形成しＯＮＯ構造とする。ついで表面全
体に多結晶シリコン膜１５を堆積させる。キャパシタ部
のＯＮＯ上層酸化膜、窒化膜、および下層酸化膜の相互
の厚さの関係については、下層酸化膜より上層酸化膜の
膜厚を厚くするのが良い。

【００３１】その後、図８に示すように多結晶シリコン
膜１５を例えば反応性イオンエッチング（ＲＩＥ）によ
り所望のパターンにエッチングして多結晶シリコン抵抗
３５およびキャパシタの上部電極１を形成する。このよ
うにして集積回路のキャパシタと抵抗が同時に形成され
る。このときトランジスラのベース層およびエミッタ層
が形成される活性領域はＯＮＯ膜の窒化膜をエッチング
のストッパーとすることで、ＲＩＥによるダメージはシ
リコン基板まで達することがない。この後レジスト膜１
６を塗布しベース層形成部を開口してＰ型不純物をイオ
ン注入してベース層を形成する。

【００３２】次に図９に示すように、レジスト膜１６´
を形成し、レジスト膜１６´のうちトランジスタのベー
ス電極部、多結晶シリコン抵抗部、およびキャパシタ部
を開口した後、Ｐ型不純物のイオン注入を行い、トラン
ジスタのベース電極部を高濃度のＰ型とし、多結晶シリ
コンも所望の膜抵抗を有するＰ型とする。

【００３３】次にレジスト膜１６´を除去した後、エミ
ッターを形成を通常の手法で行う。その後図１０に示す
ように層間絶縁膜１７を堆積させ、コンタクトホール形
成工程を経て電極１８を形成する。

【００３４】以上のような半導体装置の製造工程を用い
ることにより、従来の製造方法のようにキャパシタ形成
だけのために写真蝕刻の工程を２工程必要としていたの
を削減でき、製造時間およびコストの削減が可能とな
る。以上、バイポーラ集積回路に関する実施例について
説明したが、本発明は能動素子としてＭＯＳトランジス
タを用いるＭＯＳ形集積回路にも適用できるのはいうま
でもない。

【００３５】

【発明の効果】本発明を用いることによりＯＮＯ膜にお
ける負荷電圧の極性依存性およびリーク電流を大幅に軽
減することができる。またキャパシタの耐圧を向上させ
ることができ、かつトランジスタや抵抗などの半導体の
製造工程においては、多結晶シリコン抵抗などの形成と
同時にキャパシタも形成でき製造工程を短縮できる。

【００３６】このことから、電圧の極性依存性が少ない
という特徴を持ち、しかもリーク電流の少なく高信頼性
で従来よりも単位容量の大きいＯＮＯ膜を作ることがで
き、半導体の製造方法においては製造時間、製造コスト
の低減が実現できる。

【図面の簡単な説明】

【図１】本発明の半導体装置を示す断面図。

【図２】本発明の半導体装置におけるキャパシタのＩ−
Ｖ特性を示す図。

【図３】本発明の半導体装置におけるキャパシタのＩ−
Ｖ特性を示す図。

【図４】本発明の半導体装置におけるキャパシタのＩ−
Ｖ特性を示す図。

【図５】本発明の半導体装置におけるキャパシタのＩ−
Ｖ特性を示す図。

【図６】本発明の半導体装置の製造工程を示す断面図。

【図７】本発明の半導体装置の製造工程を示す断面図。

【図８】本発明の半導体装置の製造工程を示す断面図。

【図９】本発明の半導体装置の製造工程を示す断面図。

【図１０】本発明の半導体装置の製造工程を示す断面
図。

【図１１】従来技術の半導体装置を示す断面図。

【図１２】従来技術の半導体装置におけるキャパシタの
Ｉ−Ｖ特性を示す図。

【図１３】従来技術の半導体装置におけるキャパシタの
Ｉ−Ｖ特性を示す図。

【図１４】従来技術の半導体装置の製造工程を示す断面
図。

【図１５】従来技術の半導体装置の製造工程を示す断面
図。

【図１６】従来技術の半導体装置の製造工程を示す断面
図。

【図１７】従来技術の半導体装置の製造工程を示す断面
図。

【図１８】従来技術の半導体装置の製造工程を示す断面
図。

【図１９】従来技術の半導体装置の製造工程を示す断面
図。

【図２０】従来技術の半導体装置の製造工程を示す断面
図。

【図２１】従来技術の半導体装置の製造工程を示す断面
図。

【図２２】従来技術の半導体装置の製造工程を示す断面
図。

【図２３】従来技術の半導体装置の製造工程を示す断面
図。

【符号の説明】

１…電極 ２…酸化膜 ３…窒化膜 ４…フィールド酸化膜 ５…酸化膜 ６…基板（高濃度拡散層） １…電極 ２…酸化膜 ３…窒化膜 ４…酸化膜 ５…酸化膜 ６…基板 １１…基板 １２…エピタキシャル層 １３…酸化膜 １４…ＯＮＯ膜 １５…多結晶シリコン膜 １６、１６´…レジスト膜 １７…層間絶縁膜 １８…電極 １９…ＴＥＯＳ ２１…基板 ２２…エピタキシャル層 ２３…酸化膜 ２４…ＯＮＯ膜 ２５…多結晶シリコン膜 ２６…層間絶縁膜 ２７…層間絶縁膜 ２８…電極 ２９、２９´、２９´´、２９´´´…レジスト ３０…アルミまたは多結晶シリコン膜 ３１…ＯＮＯ膜 ３２…層間絶縁膜 ３３…ＴＥＯＳ ３４…キャパシタ ３５…多結晶シリコン抵抗 ３６…多結晶シリコン抵抗

Claims (8)

【特許請求の範囲】
1. 【請求項１】 シリコンまたは多結晶シリコン膜上に形
   成されたＯＮＯ膜を有する半導体装置において、前記Ｏ
   ＮＯ膜の下層酸化膜より上層酸化膜の方が膜厚が厚いこ
   とを特徴とする半導体装置。
2. 【請求項２】 前記上層酸化膜の厚さが５〜１０ｎｍで
   あり、前記下層酸化膜の厚さが３〜７ｎｍの範囲で上層
   が下層より厚いことを特徴とする請求項１記載の半導体
   装置。
3. 【請求項３】 Ｐ型またはＮ型不純物がドープされたシ
   リコン層または多結晶シリコン膜よりなる第１の電極
   と、前記シリコン層または多結晶シリコン膜上に形成さ
   れた第１の酸化膜と、前記第１の酸化膜上に形成された
   窒化膜と、前記窒化膜上に形成された前記第１の酸化膜
   より厚い第２の酸化膜と、前記第２の酸化膜上に形成さ
   れた金属膜またはＰ型またはＮ型不純物がドープされた
   シリコン膜よりなる第２の電極により形成されたキャパ
   シタを有することを特徴とする半導体装置。
4. 【請求項４】 前記第１の電極のＰ型またはＮ型の不純
   物濃度は１０¹⁹／ｃｍ³以上であることを特徴とする請
   求項３記載の半導体装置。
5. 【請求項５】 前記第１の酸化膜の厚さが３〜７ｎｍで
   あり、前記第２の酸化膜の厚さが５〜１０ｎｍであるこ
   とを特徴とする請求項３または請求項４記載の半導体装
   置。
6. 【請求項６】 少なくとも能動素子と抵抗とキャパシタ
   とを有する半導体装置であって、 Ｐ型またはＮ型不純物がドープされたシリコンまたは多
   結晶シリコン膜と、 シリコンまたは多結晶シリコン膜上に形成された第１の
   酸化膜と、 前記第１の酸化膜の上に形成された窒化膜と、 前記窒化膜の上に形成された第２の酸化膜と、 前記第２の酸化膜の上に形成されたＰ型またはＮ型不純
   物がドープされた上部多結晶シリコン膜とにより形成さ
   れたキャパシタと、 前記Ｐ型またはＮ型不純物がドープされた上部多結晶シ
   リコン膜と同一工程で形成された多結晶シリコン膜によ
   り形成された抵抗とを有することを特徴とする半導体装
   置。
7. 【請求項７】 前記第２の酸化膜の厚さが前記第１の酸
   化膜の厚さより厚いことを特徴とする請求項６記載の半
   導体装置。
8. 【請求項８】 少なくとも能動素子と抵抗とキャパシタ
   を有する半導体装置の製造方法において、 前記キャパシタの下部電極となる導電部分が露出するよ
   うに半導体基板表面に形成された絶縁膜に開口を形成す
   るステップと、 前記開口部を含む基板表面にＯＮＯ膜を形成するステッ
   プと、 前記ＯＮＯ膜上に多結晶シリコン膜を形成するステップ
   と、 前記多結晶シリコン膜と前記ＯＮＯ膜をエッチングする
   ことにより、前記多結晶シリコン膜より成る抵抗と前記
   導電部分を下部電極とし前記ＯＮＯ膜を誘電体層とし前
   記多結晶シリコン膜を上部電極とするキャパシタとを同
   時に形成するステップとを有することを特徴とする半導
   体装置の製造方法。