JPH1040026A

JPH1040026A - データ転送装置

Info

Publication number: JPH1040026A
Application number: JP19735896A
Authority: JP
Inventors: Ryoji Sato; 良二佐藤
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1996-07-26
Filing date: 1996-07-26
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】本発明はＤＭＡ転送におけるデータ転送装置
に係り、割り込み処理期間が短くなった場合でも、新た
なアドレス設定やカウンタセット等のパラメータセット
を短時間で確実に行うことができるデータ転送装置を提
供するものである【解決手段】ＤＲＡＭ４ａに展開されたビデオデータ
をＤＭＡ転送する際、先ずラッチ回路９ａ、シフトレジ
スタ１０、オアゲート１７を介して１ライン分のビデオ
データをプリンタエンジンに出力し、上記１ラインのビ
デオデータの出力終了後、上記１ラインのビデオデータ
が展開されたエリアの次のエリアに登録してある次の１
ラインのスタートアドレスを読み出し、例えばラッチ回
路９ｂにラッチし、さらに次の１ラインのバイト数のデ
ータをバイト数カウンタ１２にセットすることで、ＣＰ
Ｕによる割り込み処理を短時間に行い、高速なデータ転
送装置を提供するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ転送装置に係
り、特にビデオデータをＤＭＡ（ダイレクト・メモリ・
アクセス）転送するデータ転送装置に関する。

【０００２】

【従来の技術】表示画像や印字画像を作成するためのビ
デオデータは通常大きなデータ量を有し、例えば１枚の
画像であっても数ＭＢ（メガバイト）に及ぶこともあ
る。したがって、このような大容量の画像データを転送
する場合、ＤＭＡ転送が行われている。

【０００３】例えば、ホストコンピュータに接続された
プリンタ装置では、装置内の画像メモリに記憶したビデ
オデータを画像形成部に転送する際、ＤＭＡ転送を行
う。この場合のＤＭＡ転送は、１頁分のビデオデータに
対し、各ラインの先頭アドレスを指定し、１ライン毎に
ビデオデータを画像形成部に転送する。

【０００４】図８（ａ）は上述のＤＭＡ転送を説明する
タイムチャートである。同図（ａ）に示すように、水平
同期信号（HSYNC)の出力（立ち下がり）に同期して、先
頭アドレスが指定された１ライン分のビデオデータ(VID
EO）が不図示の画像メモリから読み出され、画像形成部
にＤＭＡ転送される。このＤＭＡ処理はソフトウェアに
よるＣＰＵへの割り込み処理により実行され、上述の１
ライン分のビデオデータの転送が終了すると、次の１ラ
インのビデオデータ(VIDEO）を転送すべく、割り込み信
号（ＩＮＴ）が入り、ＣＰＵが割り込みルーチンを実行
する。すなわち、新たな１ラインのスタートアドレスの
設定処理やカウンタのセット処理等のパラメータのセッ
ト処理を行い、次の１ラインのデータ転送を行う。

【０００５】以下、上述の処理を繰り返すことにより、
１頁分のビデオデータを画像形成部に転送する。

【０００６】

【発明が解決しようとする課題】上記従来のデータ転送
装置では以下の問題が発生する。すなわち近年、高速の
プリンタ装置が要求され、プリンタ装置の処理速度を増
すため、ＤＭＡ転送の処理速度も高速化が要求されてい
る。このため、１ラインのビデオデータの転送周期も短
くなり、ＣＰＵの割り込み処理が間に合わない場合があ
る。

【０００７】図８（ｂ）はこの状態を説明するタイムチ
ャートである。すなわち、同図（ｂ）に示すようにビデ
オデータの転送周期が短くなると、前の１ラインのビデ
オデータ転送終了後、次のラインの転送開始までの間隔
が短くなり、割り込み処理中に次のラインの転送が開始
され、パラメータセットが間に合わない。

【０００８】本発明は上述の課題を解決するため、割り
込み処理期間が短くなった場合でも、新たなアドレス設
定やカウンタセット等のパラメータセットを短時間で確
実に行うことができるデータ転送装置を提供するもので
ある。

【０００９】

【課題を解決するための手段】請求項１記載の発明は上
記課題を解決するため、転送データと次のスタートアド
レスを記憶する記憶手段と、該記憶手段から前記転送デ
ータを読み出し、該転送データを転送先に転送する転送
制御手段と、前記転送データの転送に同期して計数を行
う計数手段と、該計数手段の計数が所定値に達した時、
前記記憶手段から前記次のスタートアドレスを読み出
し、アドレスセット手段にセットするスタートアドレス
読み出し手段とを有し、前記転送制御手段は、前記アド
レスセット手段にセットされたスタートアドレスに従っ
て次の新たな転送データを前記記憶手段から読み出すデ
ータ転送装置を提供することにより達成できる。

【００１０】すなわち、転送制御手段は記憶手段から転
送データを読み出し、画像形成ユニット等の転送先に転
送する一方、計数手段は転送データの出力に同期して計
数処理を行い、この計数値が所定値に達した時、前記記
憶手段から次のスタートアドレスを読み出し、アドレス
セット手段にセットし、このアドレスセット手段にセッ
トしたスタートアドレスを新たなデータの転送を行う際
のスタートアドレスとする。

【００１１】また、転送制御手段によるデータの転送
は、１ライン毎に行っても良く、数ライン毎に行っても
よい。例えば、１ライン毎に行う場合には上記スタート
アドレスは各ラインの先頭アドレスであり、数ライン毎
に行う場合には上記スタートアドレスは当該数ラインの
先頭アドレスであり、アドレスセット手段には対応する
スタートアドレスが保持される。

【００１２】このように構成することにより、従来１ラ
イン毎、又は数ライン毎に行っていたＣＰＵによるイン
ターラプト処理は極めて簡単なものとなる。すなわち、
スタートアドレスの設定は、スタートアドレス読み出し
手段により簡単に設定でき、ＣＰＵによるこれらのパラ
メータ設定処理を容易に行い、短い期間でインターラプ
ト処理を実行することができる。

【００１３】請求項２記載の発明は、請求項１記載の発
明をより具体的にするものであり、前記記憶手段は、前
記転送データと次のスタートアドレスを連続したメモリ
エリアに記憶する構成である。

【００１４】このように構成することにより、転送デー
タの転送後、転送データの出力に続き出力されるスター
トアドレスをアドレスセット手段に直ちにセットするこ
とができ、このアドレスセット手段にセットしたスター
トアドレスを記憶手段に出力することで迅速に次の転送
データを読み出すことができる。

【００１５】請求項３記載の発明は上記課題を解決する
ため、転送データと次のスタートアドレスを記憶する記
憶手段と、該記憶手段から前記転送データを読み出し、
該転送データを転送先に転送する転送制御手段と、前記
転送データの転送に同期して計数を行う計数手段と、前
記記憶手段に記憶した前記次のスタートアドレスの記憶
エリアのアドレスを保持するアドレス保持手段と、前記
計数手段の計数が所定値に達した時、前記アドレス保持
手段をアクセスし、前記転送制御手段が新たに転送デー
タを読み出す際のスタートアドレスを指示する指示手段
と、を有するデータ転送装置を提供することにより達成
できる。

【００１６】すなわち、転送制御手段は記憶手段から転
送データを読み出し、画像形成ユニット等の転送先に転
送する一方、計数手段は転送データの出力に同期して計
数処理を行い、この計数値が所定値に達した時、前記記
憶手段から次のスタートアドレスを読み出すため、アド
レス保持手段をアクセスする。このアドレス保持手段に
は前記記憶手段に記憶した次のスタートアドレスの記憶
エリアのアドレス情報が保持されており、指示手段は転
送データの計数が所定値に達した時、上記アドレス保持
手段からスタートアドレスが格納されるアドレス情報を
読み出し、この情報に従って記憶手段の新たなスタート
アドレスをアクセスし、新たな転送データを読み出す。

【００１７】このように構成することにより、次のスタ
ートアドレスを記憶手段のいずれのエリアに記憶しても
よく、記憶手段のメモリエリアを有効に使用することが
できる。

【００１８】

【発明の実施の形態】以下、本発明の実施形態例を図面
を用いて詳細に説明する。＜第１の実施形態例＞先ず、第１の実施形態例を説明す
る。図２は本実施形態例のデータ転送装置を含むプリン
タ装置のシステム構成図を示す。尚、このプリンタ装置
はパーソナルコンピュータ等のホスト機器から出力され
る印字情報に従ってビデオデータを作成し、画像形成部
に出力して記録紙に画像形成を行う装置であり、本実施
形態例のデータ転送装置は作成されたビデオデータを画
像形成部に転送する際使用する装置である。

【００１９】同図において、プリンタ装置１は、ＣＰＵ
２、ＲＯＭ３、ＲＡＭ４、ＤＭＡコントローラ５、プリ
ンタＩ／Ｆ回路６、ビデオ転送回路７で構成されてい
る。ＣＰＵ２は上述のＲＯＭ３に記憶するプログラムに
従って制御処理を行い、例えばプリンタＩ／Ｆ回路６を
介してホスト機器から出力される印字情報を受信し、こ
の印字情報を解析処理する。また、不図示のキャラクタ
ジェネレータ（ＣＧ）は、この解析処理の間、印字情報
に含まれる文字コードを対応するパターンデータに変
換、ＲＡＭ４に記憶する。したがって、ＲＡＭ４には印
字情報の解析結果として得られるビデオデータが記憶さ
れ、ＤＭＡコントローラ５の制御によりビデオ転送回路
７を介してプリンタエンジンに転送される。

【００２０】図１は、上述のＲＡＭ４とビデオ転送回路
７の具体的な構成を説明するブロック図である。ＲＡＭ
４はダイレクトＲＡＭで構成されるＤＲＡＭ４ａと、こ
のＤＲＡＭ４ａを駆動制御するＤＲＡＭ制御回路４ｂで
構成されている。また、ビデオ転送回路７は、セレクト
回路８、ラッチ回路９ａ〜９ｃ、シフトレジスタ１０、
アドレスカウンタ１１、バイト数カウンタ１２、フリッ
プフロップ回路１３ａ、１３ｂ、ＤＭＡインターフェイ
ス（以下、ＤＭＡＩ／Ｆで示す）１４で構成されてい
る。

【００２１】フリップフロップ回路１３ａ、１３ｂには
インバータ１６を介して水平同期信号（HSYNC)が出力さ
れ、フリップフロップ回路１３ａはこの水平同期信号の
入力により、転送中を示す制御信号ａをセレクト回路
８、ＤＭＡＩ／Ｆ１４に出力する。水平同期信号は１ラ
インのビデオデータを出力する時供給される信号であ
り、水平同期信号の入力に従ってセレクト回路８は後述
するラッチ回路９ａ〜９ｃを選択する。一方、フリップ
フロップ回路１３ｂは、水平同期信号の入力によりＤＭ
Ａ転送処理中であることを示す制御信号ｂをＤＭＡＩ／
Ｆ１４に出力する。ＤＭＡＩ／Ｆ１４は制御信号ｂの入
力に従って前述のＤＭＡコントローラ５（図２参照）に
リクエスト信号（ＤＭＡＲＱ）を出力し、ＤＭＡコント
ローラ５からアクノリッジ信号（ＤＭＡＡＣＫ）を受信
する。尚、ＤＭＡコントローラ５は上述のリクエスト信
号（ＤＭＡＲＱ）が入力すると、ＣＰＵ２に対しバスの
解放が可能かどうか判断を求めた後、バスの解放が可能
であればアクノリッジ信号（ＤＭＡＡＣＫ）をＤＭＡＩ
／Ｆ１４に返送する。

【００２２】ＤＭＡＩ／Ｆ１４はこの信号を受信する
と、直ちにリード信号(READ）をＤＲＡＭ制御回路４ｂ
に出力し、ＤＲＡＭ制御回路４ｂを制御してＤＲＡＭ４
ａからビデオデータ(DATA）を出力する。また、上述の
ラッチ回路９ａ〜９ｃは、前述のようにセレクト回路８
によって選択され、前述の制御信号ａがセレクト回路８
に入力すると、ラッチ回路９ａが選択される。したがっ
て、ラッチ回路９ａは上述のビデオデータ（転送デー
タ）を、例えば１バイト毎にラッチし、シフトレジスタ
１０に出力する。

【００２３】一方、上述の転送データが供給されないア
ドレスカウンタ１１、バイト数カウンタ１２にはＤＭＡ
Ｉ／Ｆ１４からカウントアップ信号（countup）が供給
される。このカウントアップ信号（countup）は、ＤＲ
ＡＭ４ａから出力する転送データに同期するタイミング
で出力され、アドレスカウンタ１１、及びバイト数カウ
ンタ１２をカウントアップする（計数する）。

【００２４】アドレスカウンタ１１はカウントアップ信
号をＤＲＡＭ４ｂに出力し、順次カウントアップするア
ドレス信号でＤＲＡＭ４ａに展開されるビデオデータを
読み出すものである。また、バイト数カウンタ１２は
１ラインに含まれるビデオデータのバイト数を計数する
カウンタであり、例えば本例のＤＲＡＭ４ａの１ライン
が５１２バイト（４０９６ビット）で構成されていれ
ば、「５１２」のアップカウンタで構成されている。ま
た、このバイト数カウンタ１２の計数終了信号Ｃ１は、
前述のフリップフロップ回路１３ａのリセット端子に出
力し、フリップフロップ回路１３ａからの制御信号ａの
出力を停止させる。また、バイト数カウンタ１２から出
力する計数終了信号Ｃ２は、前述のフリップフロップ回
路１３ｂのリセット端子に入力し、フリップフロップ回
路１３ｂからの制御信号ｂの出力を停止させる。

【００２５】以上の構成のデータ転送装置において、そ
の処理動作を説明する。図３は本例の処理動作を説明す
るフローチャートであり、図４はそのタイムチャートで
ある。以下、両図に従って処理動作を説明する。

【００２６】先ず、ＲＡＭ４には例えばホストコンピュ
ータから供給された印字情報がＣＰＵ２によって解析処
理され、ビデオデータに変換され、１頁分のビデオデー
タとして展開されている。すなわち、ＤＲＡＭ４ａには
記録紙１頁分のビデオデータが予め展開されている。図
５に示すデータは、上述の処理によりＤＲＡＭ４ａに展
開されたビデオデータの中で、最初のラインと次のライ
ンのデータ構成を示す図であり、最初のラインのアドレ
ス「０００」Ｈ〜「１ＦＦ」Ｈまでに転送データ（実デ
ータ）としてビデオデータが展開され、アドレス「２０
０」Ｈ、「２０１」Ｈには次のラインのスタートアドレ
スが記憶され、アドレス「２０２」Ｈ、「２０３」Ｈに
は次ラインのバイト数のデータが記憶されている。ま
た、次のラインのアドレス「２０４」Ｈ〜「４０３」Ｈ
までに次のラインの転送データが展開され、アドレス
「４０４」Ｈ、「４０５」Ｈには更に次のラインのスタ
ートアドレスが記憶され、アドレス「４０６」Ｈ、「４
０７」Ｈにも更に次ラインのバイト数データが記憶され
ている。

【００２７】また、ビデオデータは上述のように印字情
報に基づいてＤＲＡＭ４ａに展開されるが、ＤＲＡＭ４
ａに記憶する上述のスタートアドレスやバイト数データ
については、例えばＣＰＵ２の制御により、予めＤＲＡ
Ｍ４ａの対応するアドレスに登録する。尚、本例ではス
タートアドレスやバイト数データの登録エリアはビデオ
データを展開した各ラインの隣のアドレスである。

【００２８】この状態において、不図示の垂直同期信号
が出力された後、水平同期信号（HSYNC)が出力されると
（（ステップ（以下Ｓで示す）１）、（図４の））、
フリップフロップ回路１３ａから制御信号ａがセレクト
回路８に出力され、ラッチ回路９ａを選択する。また、
フリップフロップ回路１３ｂからＤＭＡＩ／Ｆ１４に制
御信号ｂが出力する。この制御信号ｂの出力に基づき、
ＤＭＡＩ／Ｆ１４からＤＭＡコントローラ５に出力され
たリクエスト信号に応答してアクノリッジ信号が供給さ
れると（（Ｓ２）、（図４の））、ＤＭＡＩ／Ｆ１４
は、以後ＤＲＡＭ４ａからビデオデータをプリンタエン
ジンに出力するため、リード信号をＤＲＡＭ制御回路４
ｂに出力し、ＤＲＡＭ４ａのスタートアドレスからビデ
オデータを読み出し、ラッチ回路９ａにラッチする
（（Ｓ３）、（図４の））。尚、この時ラッチ回路９
ａにラッチされるビデオデータは、図５のビデオデータ
のデータ構成から最初のアドレス「０００」Ｈのビデオ
データである。

【００２９】ラッチ回路９ａにラッチされたビデオデー
タは、バリッド信号(VALID）がオンするタイミングでプ
リンタエンジンに出力される（（Ｓ５）、（図４の
））。この処理により、例えば８バイト構成のビデオ
データはプリンタエンジンに出力される。

【００３０】以下、ＤＭＡＩ／Ｆ１４はＤＲＡＭコント
ローラ５へのリクエスト信号の出力と、ＤＲＡＭコント
ローラ５からのアクノリッジ信号の受信を繰り返し（Ｓ
６）、アクノリッジ信号を受信する毎にリード信号をＤ
ＲＡＭ制御回路４ｂに出力し（Ｓ７）、アドレスカウン
タ１１のカウントアップ処理を行い（Ｓ８）、アドレス
カウンタ１１のカウントアップ信号がＤＲＡＭ４ａに出
力され、ビデオデータ（実データ）のすべてがプリンタ
エンジンに転送されるまで上述の処理を繰り返す（Ｓ９
がＮ、Ｓ６〜Ｓ８）。したがってこの間、図５に示すア
ドレス「０００」Ｈ〜「１ＦＦ」Ｈに展開されていたビ
デオデータが順次プリンタエンジンに転送される。

【００３１】その後、最後のビデオデータがプリンタエ
ンジンに転送されると（Ｓ９がＹ）、バイト数カウンタ
１２がカウントアップし、計数終了信号Ｃ１がフリップ
フロップ回路１３ａに出力される。フリップフロップ回
路１３ａは計数終了信号Ｃ１が入力すると、前述の転送
中を示す制御信号ａの出力を停止し、ＤＭＡＩ／Ｆ１４
からのバリッド信号(VALID）の出力を停止し、ビデオデ
ータの出力を停止する（（Ｓ１０）、（図４の））。
また、セレクト回路８も制御信号ａの出力停止によりラ
ッチ回路９ｂを選択する。

【００３２】一方、計数終了信号Ｃ２はバイト数カウン
タ１２のカウントアップ後、２クロック遅れてフリップ
フロップ回路１３ｂに出力される。この間、最初の１ク
ロックでＤＭＡＩ／Ｆ１４からリクエスト信号がＤＭＡ
コントローラ５に対し出力され、アクノリッジ信号が返
送されると、ＤＲＡＭ４ａに登録された次のスタートア
ドレスのデータをラッチ回路９ｂにラッチし、アドレス
カウンタ１１にセットする（（Ｓ１１、Ｓ１２）、（図
４の））。

【００３３】上述の１クロックの出力後、セレクト回路
８はラッチ回路を切り替え、ラッチ回路９ｃを選択す
る。そして、次の１クロックでＤＭＡＩ／Ｆ１４からリ
クエスト信号をＤＭＡコントローラ５に出力し、アクノ
リッジ信号の返送により、ＤＲＡＭ４ａに登録された次
のラインのバイト数データをラッチ回路９ｃを介してバ
イト数カウンタ１２にセットする（（Ｓ１３、Ｓ１
４）、（図４の））。その後、ＤＭＡＩ／Ｆ１４の制
御を停止すると共に、ＣＰＵ２によるインターラプト処
理に移行する（Ｓ１５）。

【００３４】しかし、ここで行うインターラプト処理
は、既にアドレスカウンタ１１に次のラインのスタート
アドレスがセットされており、バイト数カウンタ１２に
次のラインのバイト数データがセットされているため、
ＣＰＵ２はこれらの処理（パラメータ設定処理）を省略
できる。したがって、ＣＰＵ２の行うインターラプト処
理は短時間で終了し、直ちに次のラインのデータ転送処
理に移行できる。尚、次のラインのデータ転送処理も、
上述の図３のフローチャート、及び図４のタイムチャー
トに従った処理である。

【００３５】したがって、上述の転送処理を繰り返すこ
とにより、プリンタエンジンにはオアゲート（ＯＲゲー
ト）１７を介してビデオデータが１ライン毎に転送さ
れ、プリンタエンジンによる印刷処理に供される。

【００３６】以上のように、本実施形態例のデータ転送
装置によれば、ＤＭＡ転送におけるＣＰＵ２の割り込み
期間が短縮されても、上述のように短時間で割り込み処
理を行うことができ、印刷処理を高速で行うことができ
る。

【００３７】＜第２の実施形態例＞次に、第２の実施形
態例を説明する。図６は第２の実施形態例のデータ転送
装置のブロック図である。尚、同図は前述の実施形態例
の図１に対応する図であり、図１と同一回路には同一番
号を付して説明を省略する。

【００３８】本例において、前述の第１の実施形態例と
異なる構成は、前述のアドレスカウンタ１１とＤＭＡ制
御回路４ｂとの間に、アドレス変換テーブル１８と選択
回路１９が配置されたこと、及びＤＲＡＭ４ａに登録さ
れた次のスタートアドレスとバイト数データの登録エリ
アが前述の実施形態例と異なり、ＤＲＡＭ４ａの何れか
のエリアに登録されていることである。そして、アドレ
ス変換テーブル１８はＤＲＡＭ４ａに登録したスタート
アドレスとバイト数データの登録エリアをアクセスする
ための変換テーブルを有する。

【００３９】図７はこの変換テーブルの概念図であり、
ＤＲＡＭ４ａに記憶する転送データ（ビデオデータ）の
展開エリアＩと、スタートアドレスやバイト数データの
パラメータを登録する登録エリアＩＩのアドレス関係を
示す。例えば、最初の１ラインの転送データは、同図の
Ｉに示すアドレス「１００００」Ｈ〜「１０１ＦＦ」Ｈ
に展開され、対応する次のスタートアドレスやバイト数
データのパラメータは同図のＩＩに示すアドレス「１０
０」Ｈ〜「１０Ｆ」Ｈに登録されている。また、次の１
ラインの転送データは、同図のＩに示すアドレス「１０
２００」Ｈ〜「１０３ＦＦ」Ｈに展開され、対応する次
のスタートアドレスやバイト数データのパラメータは同
図のＩＩに示すアドレス「１１０」Ｈ〜「１１Ｆ」Ｈに
登録されている。以下同様に、各ラインの転送データに
対応する登録エリアに次のスタートアドレスやバイト数
データのパラメータが登録されている。

【００４０】尚、本例のデータ転送装置を適用するプリ
ンタ装置の全体構成は、前述の第１実施形態例で説明し
たように、ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、ＤＭＡコン
トローラ５、プリンタＩ／Ｆ回路６、ビデオ転送回路７
を有する装置である。

【００４１】以上の構成の第２の実施形態例のデータ転
送装置において、以下にその処理動作を説明する。尚、
本例においても、ＤＲＡＭ４ａにはホストコンピュータ
から供給された印字情報がＣＰＵ２によって解析処理さ
れ、ビデオデータに変換され、１頁分のビデオデータと
して展開されているものとする。

【００４２】この状態において、前述の実施形態例と同
様、水平同期信号（HSYNC)が出力されると、フリップフ
ロップ回路１３ａから制御信号ａがセレクト回路８に出
力され、ラッチ回路９ａが選択される。また、本例では
選択回路１９にも制御信号ａが入力し、アドレスカウン
タ１１から直接出力されるアドレスデータを選択する。
また、フリップフロップ回路１３ｂから制御信号ｂがＤ
ＭＡＩ／Ｆ１４に出力され、リクエスト信号をＤＭＡコ
ントローラ５に出力すると共にアクノッリジ信号が返送
されるとＤＲＡＭ４ａからのビデオデータの転送を開始
する。この転送処理により、ＤＲＡＭ４ａから最初の１
ライン目のビデオデータがラッチ回路９ａ、シフトレジ
スタ１０を介してプリンタエンジンに転送される。この
時転送されるビデオデータは、図７に示すアドレス「１
００００」Ｈに展開されたビデオデータである。

【００４３】以下、上述の処理を繰り返すことにより、
アドレスカウンタ１１、及びバイト数カウンタ１２には
カウントアップ信号が供給され、アドレスカウンタ１１
及びバイト数カウンタ１２は順次計数処理を行う。そし
て、順次カウントアップするアドレスカウンタ１１から
のアドレス信号が選択回路１９を介してＤＲＡＭコント
ローラ４ｂに出力され、ＤＲＡＭ４ａに展開されたビデ
オデータを順次読み出し、ラッチ回路９ａ、シフトレジ
スタ１０を介してプリンタエンジンにビデオデータを出
力する。

【００４４】その後、１ラインのビデオデータの出力が
終了すると、バイト数カウンタ１２がカウントアップ
し、計数終了信号Ｃ１がフリップフロップ回路１３ａに
出力され、制御信号ａの出力を停止する。この制御信号
ａの出力の停止により、選択回路１９はアドレス変換テ
ーブル１８から出力するアドレスデータを選択する。こ
の時アドレス変換テーブル１８では、アドレスカウンタ
１１の上位アドレスが入力しており、上述の図７に示す
ようにアドレス変換テーブル１８は、パラメータが記憶
されたアドレスを選択するアドレス信号を選択回路１９
を介してＤＲＡＭ制御回路４ｂに出力する。

【００４５】すなわち、アドレス変換テーブル１８でア
ドレス変換されたアドレス信号に従って、次のラインの
スタートアドレスと次のラインのバイト数データを記憶
するＤＲＡＭ４ａのアドレスが指定され、以後これらの
データを読み出すことにより、次のラインのビデオデー
タが転送される。したがって、ＣＰＵ２によるインター
ラプト処理は、選択回路１９により直ちに次のラインの
スタートアドレスと次のラインのバイト数データを指定
できるので、ＣＰＵ２はこれらの処理（パラメータ設定
処理）を短時間で実行することができ、直ちに次のライ
ンのデータ転送処理に移行できる。

【００４６】尚、上述の例ではアドレス変換テーブル１
８で変換されるアドレスは、ＤＲＡＭ４ａ内の記憶エリ
アのみを指定する場合に限らず、ＲＯＭ３の記憶エリア
を指定するアドレスデータであってもよい。この場合、
ＲＯＭ３に上述の各種パラメータを記憶する構成とな
る。

【００４７】以上のように、本実施形態例のデータ転送
装置によれば、ＤＭＡ転送におけるＣＰＵ２の割り込み
期間が短縮でき、印刷処理速度を高速で行うことができ
る。尚、以上２つの実施形態例の説明では、ＤＲＡＭ４
ａに展開したビデオデータを１ライン毎にＤＭＡ転送し
たが、数ライン毎にＤＭＡ転送しても良く、また任意の
データ間隔でＤＭＡ転送してもよい。

【００４８】さらに、上記実施形態例では、本発明のデ
ータ転送装置をプリンタ装置に適用した例を説明した
が、プリンタ装置に限るものではない。

【００４９】

【発明の効果】以上説明したように本発明によれば、Ｄ
ＭＡ転送によりデータを転送する際、所定ラインのデー
タ転送の終了時、次のスタートアドレスをセットするの
で、割り込み処理を短時間で行うことができ、高速処理
が可能なデータ転送装置を提供することができる。

【００５０】また、ＤＭＡ転送によりデータを転送する
際、所定ラインのデータ転送の終了時、メモリ内の任意
の領域に登録するスタートアドレスを簡単に読み出すこ
とができるので、メモリの有効な利用を図ることができ
る。

【図面の簡単な説明】

【図１】ＲＡＭとＤＭＡコントローラの具体的な回路ブ
ロック図である。

【図２】第１実施形態例のデータ転送装置を含むプリン
タ装置のシステム構成図を示す。

【図３】本例の処理動作を説明するフローチャートであ
る。

【図４】本例の処理動作を説明するタイムチャートであ
る。

【図５】ＤＲＡＭに記憶されたデータのデータ構成を示
す図である。

【図６】第２実施形態例のＲＡＭとＤＭＡコントローラ
の具体的な回路ブロック図である。

【図７】第２実施形態例の転送データとパラメータの関
係を説明する図である。

【図８】（ａ）は従来のＤＭＡ転送を説明するタイムチ
ャートである。（ｂ）は１ラインのビデオデータの転送
周期が短くなり、ＣＰＵの割り込み処理が間に合わない
状態を説明するタイムチャートである。

【符号の説明】

１プリンタ装置２ＣＰＵ３ＲＯＭ４ＲＡＭ４ａＤＲＡＭ４ｂＤＲＡＭ制御回路５ＤＭＡコントローラ６プリンタＩ／Ｆ回路７ビデオ転送回路８セレクト回路９ａ〜９ｃラッチ回路１０シフトレジスタ１１アドレスカウンタ１２バイト数カウンタ１３ａ、１３ｂフリップフロップ回路１４ＤＭＡインターフェイス１６インバータ１７オアゲート１８アドレス変換テーブル１９選択回路

Claims

【特許請求の範囲】

【請求項１】転送データと次のスタートアドレスを記
憶する記憶手段と、該記憶手段から前記転送データを読み出し、該転送デー
タを転送先に転送する転送制御手段と、前記転送データの転送に同期して計数を行う計数手段
と、該計数手段の計数が所定値に達した時、前記記憶手段か
ら前記次のスタートアドレスを読み出し、アドレスセッ
ト手段にセットするスタートアドレス読み出し手段とを
有し、前記転送制御手段は、前記アドレスセット手段にセット
されたスタートアドレスに従って次の新たな転送データ
を前記記憶手段から読み出すことを特徴とするデータ転
送装置。
【請求項２】前記記憶手段は、前記転送データと次の
スタートアドレスを連続したメモリエリアに記憶するこ
とを特徴とする請求項１記載のデータ転送装置。
【請求項３】転送データと次のスタートアドレスを記
憶する記憶手段と、該記憶手段から前記転送データを読み出し、該転送デー
タを転送先に転送する転送制御手段と、前記転送データの転送に同期して計数を行う計数手段
と、前記記憶手段に記憶した前記次のスタートアドレスの記
憶エリアのアドレスを保持するアドレス保持手段と、前記計数手段の計数が所定値に達した時、前記アドレス
保持手段をアクセスし、前記転送制御手段が新たに転送
データを読み出す際のスタートアドレスを指示する指示
手段と、を有することを特徴とするデータ転送装置。