JPH11233785A - Ｓｏｉｍｏｓｆｅｔおよびその製造方法 - Google Patents

Ｓｏｉｍｏｓｆｅｔおよびその製造方法

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JPH11233785A
JPH11233785A JP3513798A JP3513798A JPH11233785A JP H11233785 A JPH11233785 A JP H11233785A JP 3513798 A JP3513798 A JP 3513798A JP 3513798 A JP3513798 A JP 3513798A JP H11233785 A JPH11233785 A JP H11233785A
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drain
oxide film
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Hideaki Matsuhashi
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 チャネル領域で発生するホットキャリアを効
率よくボディコンタクト領域へ流すことができ、かつ素
子間を分離することができる。 【解決手段】 絶縁膜１１と、この絶縁膜の表面に設け
られた第１フィールド酸化膜１３と、この第１フィール
ド酸化膜に囲まれた絶縁膜の表面に設けられている、チ
ャネル領域１５、ソース領域１７およびドレイン領域１
９を有する第１シリコン領域２１と、絶縁膜の表面に第
１シリコン領域と離間して設けられている、ボディコン
タクト領域２２を有する第２シリコン領域２３と、第１
シリコン領域と第２シリコン領域との間の絶縁膜の表面
に設けられた第３シリコン領域２５と、この第３シリコ
ン領域上に設けられていて、第１および第２シリコン領
域を離間する第２フィールド酸化膜２７とを含み、チャ
ネル領域とボディコンタクト領域とは第３シリコン領域
を介して電気的に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、絶縁膜上に形成
された半導体層に形成されるＳＯＩ（Silicon oninsula
tor）構造のＭＯＳＦＥＴ、特にボディコンタクトを有
するＳＯＩＭＯＳＦＥＴの構造およびその製造方法に関
する。
【０００２】
【従来の技術】ＳＯＩ構造の基板上に形成されたＭＯＳ
ＦＥＴにおいては、半導体基板とトランジスタ形成領域
とが絶縁膜（ＳｉＯ2 膜）で分離されている。このた
め、素子分離を容易に行うことができ、また、ＣＭＯＳ
のラッチアップ現象を防ぐことができる。さらにソフト
エラー率を低くすることができることも知られている。
また、ＳＯＩＭＯＳＦＥＴにおいて、バルク基板よりも
誘電率の低いＳｉＯ2 膜上にソースおよびドレインが形
成されているため、ソースおよびドレインの接合容量を
小さくすることができる。このためＦＥＴの接合容量は
バルクＭＯＳＦＥＴよりも小さくなる。
【０００３】このような特長から、ＳＯＩＭＯＳＦＥＴ
を高速・低消費電力ＵＬＳＩへ適用することが期待され
ている。
【０００４】しかしながら、ＳＯＩ構造のＮＭＯＳＦＥ
Ｔにおいて、動作中のインパクトイオン化現象によって
チャネル部分に発生したホットキャリアのうち、ホール
はＳＯＩ構造内に蓄積する。このホールの蓄積に起因し
て、基板浮遊効果や、寄生バイポーラ効果が生じ、その
ため、ドレイン耐圧の低下といった問題を引き起こすお
それがある。
【０００５】この問題の解決を図るため、従来は、例え
ば、文献（W.Chen et al.,Symp.onVLSI Tech.Dig.(199
6)p.92）に記載されているように、ＳＯＩＭＯＳＦＥＴ
にボディコンタクトを設けることによって、蓄積したホ
ールをＳＯＩ構造内から取り除いていた。
【０００６】文献中のボディコンタクトを有するＳＯＩ
ＭＯＳＦＥＴの構造を図１７を参照して簡単に説明す
る。図１７（Ａ）はＳＯＩＭＯＳＦＥＴの構造を説明す
るための図であり、上から見た平面図である。そして図
１７（Ｂ）は、図１７の線分β−βに沿って切った切り
口の断面図を以て概略的に示してある。また、図１７
（Ｃ）は、図１７の線分γ−γに沿って切った切り口の
断面で示している。なお、図１７（Ａ）の平面図におい
て、断面ではないが、一部分の領域を強調するためにハ
ッチング付して示してある。
【０００７】シリコン基板１００上に４００ｎｍ程度の
埋め込み酸化膜１０１（絶縁膜）が形成されていて、こ
の埋め込み酸化膜１０１上に半導体層１０３（シリコン
層）が設けられている。この半導体層１０３内に、Ｐ型
のチャネル領域１０５があり、このチャネル領域１０５
の上側にゲート電極１０７がゲート酸化膜１０９を介し
て設けられている。また、チャネル領域１０５のゲート
長方向の一方の縁の外方の領域にＮ型のソース領域１１
１が設けられていて、もう一方の縁の外方の領域にＮ型
のドレイン領域１１３が形成されている。一方、チャネ
ル領域１０５のゲート幅方向の両端の外方の領域はフィ
ールド酸化膜１１５で覆われている。また、前記ソース
領域１１１およびドレイン領域１１３の、チャネル領域
１０５と接する縁以外の３方の縁に接する、外側の領域
にもフィールド酸化膜１１５が設けられている。このフ
ィールド酸化膜１１５は埋め込み酸化膜１０１上に形成
されているが、フィールド酸化膜１１５と埋め込み酸化
膜１０１との間にはおよそ７０ｎｍの薄いシリコン層１
１７が形成されている。
【０００８】また、埋め込み酸化膜１０１上にＰ型のボ
ディコンタクト領域１１９が設けられている、このボデ
ィコンタクト領域１１９は、チャネル領域１０５の、ゲ
ート幅方向の一端から所定距離離間して設けられてい
る。さらに、このボディコンタクト領域１１９は、ゲー
ト幅方向の延長線上に位置して設けられていて、周囲の
領域は薄いシリコン層１１７およびフィールド酸化膜１
１５で覆われている。また、ボディコンタクト領域１１
９とチャネル領域１０５は薄いシリコン層１１７を介し
て電気的に接続されている。なお、Ｎ型のソース領域１
１１およびドレイン領域１１３は埋め込み酸化膜１０１
上に、これと接して設けられているため、ソース領域１
１１およびドレイン領域１１３の方からボディコンタク
ト領域１１９とチャネル領域１０５とが接続されること
はない。
【０００９】チャネル領域１０５とボディコンタクト領
域１１９とは薄いシリコン層１１７を介して電気的に接
続しているため、チャネル領域１０５で発生するホット
キャリアであるホールは薄いシリコン層１１７からボデ
ィコンタクト領域１１９に流れる。これにより、チャネ
ル領域１０５へホールが蓄積するのを防ぐことができ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たＳＯＩＭＯＳＦＥＴの構造では、フィールド酸化膜１
１５の下面の全面に薄いシリコン層１１７があるため
に、素子間をフィールド酸化膜１１５で分離することが
できなくなる。このため、デバイスの高密度化を図るた
めに素子間の距離を短くしていくと、素子間にリークが
発生するおそれがある。また、ＳＯＩＭＯＳＦＥＴをＣ
ＭＯＳＦＥＴとする場合、ラッチアップが発生するおそ
れがある。
【００１１】さらに、上述したＳＯＩＭＯＳＦＥＴを微
細化して形成したＦＥＴ、例えばサブクォーターμｍ程
度あるいはそれ以下の長さのゲートを有するようなＦＥ
Ｔにおいては、チャネルの長さも短くなる。そのため
に、チャネルのゲート幅方向の抵抗が高くなり、したが
って、チャネル内で発生したホールがボディコンタクト
領域に流れにくくなるという問題が生じる。
【００１２】このため、チャネル領域で発生するホット
キャリアを効率よくボディコンタクト領域へ流すことが
でき、かつ素子間を分離することができるＳＯＩＭＯＳ
ＦＥＴおよびその製造方法の出現が望まれていた。
【００１３】
【課題を解決するための手段】この発明のＳＯＩＭＯＳ
ＦＥＴによれば、絶縁膜と、この絶縁膜の表面に設けら
れた第１フィールド酸化膜と、この第１フィールド酸化
膜に囲まれた絶縁膜の表面に設けられている、チャネル
領域、ソース領域およびドレイン領域を有する第１シリ
コン領域と、絶縁膜の表面に第１シリコン領域と離間し
て設けられている、ボディコンタクト領域を有する第２
シリコン領域と、第１シリコン領域と第２シリコン領域
との間の絶縁膜の表面に設けられた第３シリコン領域
と、この第３シリコン領域上に設けられていて、第１お
よび第２シリコン領域を離間する第２フィールド酸化膜
とを含み、チャネル領域とボディコンタクト領域とは第
３シリコン領域を介して電気的に接続されていることを
特徴とする。
【００１４】この構成によれば、２つのＳＯＩＭＯＳＦ
ＥＴ、すなわち素子間を絶縁膜に達するように設けられ
ている第１フィールド酸化膜によって分離することがで
きる。したがって素子間の距離が短くなっても素子間に
リークが発生するおそれはなくなる。また、チャネル領
域とボディコンタクト領域とは第３シリコン領域を介し
て導通しているため、ＭＯＳＦＥＴの動作中に、チャネ
ル領域に発生するキャリアを、第３シリコン領域からボ
ディコンタクト領域へ流すことができる。したがって、
この発明の構成では、基板浮遊効果や寄生バイポーラ効
果によるドレイン耐圧の低下といった問題を回避でき
る。
【００１５】また、好ましくは、第３シリコン領域およ
び第２フィールド酸化膜は、チャネル領域のチャネル幅
方向の一方の側に接して設けられているのがよい。
【００１６】このように構成すれば、チャネル領域とボ
ディコンタクト領域は、ＭＯＳＦＥＴの動作中、第３シ
リコン領域を介して導通させることができ、したがっ
て、チャネル領域へのキャリアの蓄積を防ぐことができ
る。このとき、例えば、チャネル領域のチャネル幅方向
の一方の側であって、チャネルの延長線上に、第３シリ
コン領域に接してボディコンタクト領域が設けられてい
るような構造を有しているのがよい。
【００１７】また、好ましくは、第３シリコン領域およ
び第２フィールド酸化膜は、チャネル領域のチャネル幅
方向両側に接して設けられているのがよい。
【００１８】このように、チャネル領域のチャネル幅方
向両側に接して、第３シリコン領域がそれぞれ設けられ
ていて、それぞれの第３シリコン領域に接してボディコ
ンタクト領域が形成されていれば、ＭＯＳＦＥＴの動作
中に、チャネル領域に発生したキャリアを、チャネル領
域の両側からボディコンタクト領域へ引き抜くことがで
きる。このため、よりチャネル領域へのキャリアの蓄積
を防ぐことができる。
【００１９】また、好ましくは、チャネル領域は第２導
電型の領域であり、ソース領域およびドレイン領域は第
１導電型の領域であり、ボディコンタクト領域は第２導
電型の領域であり、第３シリコン領域は第２導電型の領
域であるのがよい。
【００２０】ＳＯＩＭＯＳＦＥＴがＮＭＯＳＦＥＴであ
る場合には、第１導電型をＮ型とし、第２導電型をＰ型
とする。また、ＳＯＩＭＯＳＦＥＴがＰＭＯＳＦＥＴで
ある場合には、第１導電型をＰ型とし、第２導電型をＮ
型とする。
【００２１】また、この発明のＳＯＩＭＯＳＦＥＴにお
いて、さらに、チャネル領域上にゲート酸化膜を介して
形成されているゲート電極と、このゲート電極のゲート
長方向の両側に設けられているサイドウォールと、ソー
ス領域のサイドウォールの下の第１領域部分に形成され
ている第１導電型の浅い接合のソースと、ソース領域の
浅い接合のソースの下の第２領域部分に形成されている
第２導電型の第１中性領域と、ドレイン領域のサイドウ
ォールの下の第１領域部分に形成されている第１導電型
の浅い接合のドレインと、ドレイン領域の浅い接合のド
レインの下の第２領域部分に形成されている第２導電型
の第２中性領域とを具えており、第１中性領域および第
２中性領域は第３シリコン領域と電気的に接続されてい
て、ソース領域の第１および第２領域部分以外の領域を
第１導電型のソースとし、およびドレイン領域の第１お
よび第２領域部分以外の領域を第１導電型のドレインと
して形成してあり、および、チャネル領域を第２導電型
のチャネル領域として形成してあるのがよい。
【００２２】このような構成によれば、浅い接合のソー
スの下の第２領域および浅い接合のドレインの下の第２
領域には中性領域が形成されているため、ＳＯＩＭＯＳ
ＦＥＴを微細化して、チャネルの長さが短くなりゲート
幅方向のチャネル抵抗が高くなったとしても、チャネル
領域で発生したキャリアを、この中性領域から第３シリ
コン領域を通してボディコンタクト領域へ流すことがで
きる。このため、デバイスが微細化してもチャネルに発
生したキャリアを効率よくボディコンタクト領域へ流す
ことができる。
【００２３】また、この発明のＳＯＩＭＯＳＦＥＴの素
子を製造するにあたり、絶縁膜上に形成されたシリコン
本体層に対して、素子形成領域を残して選択酸化を行う
ことによって絶縁膜に達する第１フィールド酸化膜を形
成する工程と、素子形成領域の一部分を熱酸化して、素
子形成領域を第１シリコン領域と第２シリコン領域とに
分け、かつ素子形成領域の一部分のシリコン本体層を第
３シリコン領域として薄く残存させる第２フィールド酸
化膜を形成する工程と、第１シリコン領域にチャネル領
域、ソース領域およびドレイン領域を形成し、第２シリ
コン領域にボディコンタクト領域を形成する工程とを含
むのが好ましい。
【００２４】この製法によれば、素子間を分離する第１
フィールド酸化膜は絶縁膜に達するように形成すること
ができる。また、チャネル領域とボディコンタクト領域
とを離間させる第２フィールド酸化膜の下にはシリコン
本体層を残存させて第３シリコン領域を形成することが
できる。よって、素子間を所望の通りに分離することが
でき、かつチャネル領域で発生するキャリアをボディコ
ンタクト領域へと流す通路を第３シリコン領域として確
保することができる。
【００２５】また、好ましくは、第３シリコン領域をチ
ャネル領域のチャネル幅方向の一方の側に接するように
形成するのがよい。
【００２６】第３シリコン領域を、例えばチャネル領域
を含む第１シリコン領域のチャネル幅方向の一方の側に
接するように設けてもよい。このようにすれば、第３シ
リコン領域と導通させる第２シリコン領域を、チャネル
領域のチャネル幅方向に延長させた位置に設定する必要
はなくなる。よって、チャネル領域に設けるゲート電極
の配線位置の設計に余裕ができる。
【００２７】また、好ましくは、第３シリコン領域を、
チャネル領域のチャネル幅方向の一方の側に接する領域
と、チャネル領域の他方の側に接する領域として、２つ
形成するのがよい。
【００２８】このような構成によれば、第３シリコン領
域を、チャネル領域のチャネル幅方向両側に２つ形成す
れば、チャネル抵抗が高くなってキャリアが流れにくく
なっていたとしても、チャネル領域の両側からそれぞれ
の第３シリコン領域に接するボディコンタクト領域に導
通させることができるので、チャネル領域からより多く
のキャリアを流すことが可能となる。
【００２９】また、シリコン本体層を第２導電型の層と
し、ソース領域およびドレイン領域を、第１シリコン領
域に対して第１導電型の不純物を注入することによって
形成するのがよい。
【００３０】これにより、第１シリコン領域のうち、チ
ャネル領域を第２導電型のまま残し、このチャネル領域
の両側のソース領域およびドレイン領域を第１導電型の
領域とすることができる。このとき、例えば第１導電型
をＮ型とし、第２導電型をＰ型とする。
【００３１】また、第２フィールド酸化膜は、後に行わ
れるソース領域およびドレイン領域の形成で、第１シリ
コン領域に注入される第１導電型の不純物が、第１シリ
コン領域に接する第３シリコン領域にまで到達すること
のないような厚さを有する膜として形成する。
【００３２】この構成によれば、第１シリコン領域と第
２シリコン領域とを離間させる第２フィールド酸化膜を
下記のように薄く形成する。すなわち、その膜厚は、ソ
ースおよびドレイン領域を形成するための第１シリコン
領域へ注入される第１導電型不純物が、第２フィールド
酸化膜の表面側からその下の第３シリコン領域へ到達す
ることのない程度にまで薄く形成する。そうすれば、こ
の薄くなった分だけ第３シリコン領域を厚くすることが
できるので、キャリアがより通過しやすくなり、よって
チャネル領域へのホールの蓄積を防ぐことができる。な
お、当然ながら、第３シリコン領域へ第１導電型不純物
が入り込んでしまうと、チャネル領域とボディコンタク
ト領域との導通がとれなくなるおそれがある。
【００３３】また、この発明の製法の実施にあたり、チ
ャネル領域上にゲート酸化膜を形成し、ゲート酸化膜上
にゲート電極を形成した後、ソース領域に浅い接合のソ
ース、およびドレイン領域に浅い接合のドレインをそれ
ぞれ第１導電型不純物イオンを注入することにより形成
する工程と、ソース領域およびドレイン領域に第２導電
型不純物イオンを、第１導電型不純物イオンの注入より
も高いエネルギーで以て注入することによって、浅い接
合のソースおよび浅い接合のドレインの下の領域に第２
導電型の中性領域を形成する工程と、ゲート電極のゲー
ト長方向の両側にサイドウォールを形成する工程と、サ
イドウォールから露出している浅い接合のソースおよび
浅い接合のドレインに第１導電型不純物イオンを注入す
ることによって、サイドウォールから露出している浅い
接合のソースおよび浅い接合のドレインと中性領域と
を、ソースおよびドレインに変える工程とを含むのが好
ましい。このソースおよびドレインに変える工程は、す
なわち深い接合のソースおよび深い接合のドレインを形
成する工程である。
【００３４】この製法によれば、チャネル領域を挟む浅
い接合のソースおよび浅い接合のドレインの下の領域に
中性領域を形成する。この中性領域を第３シリコン領域
に導通するように設けるために、この中性領域を、チャ
ネルで発生するキャリアを第３シリコン領域へ流す新た
な通路として形成することができる。このため、デバイ
スが微細化してチャネル幅方向のチャネル抵抗が高くな
ってもキャリアを効率よくボディコンタクト領域へ流す
ことができる。
【００３５】また、この発明のＳＯＩＭＯＳＦＥＴの素
子の他の製法によれば、絶縁膜上に形成されたシリコン
本体層に対して、素子形成領域を残して選択酸化を行っ
て予備フィールド酸化膜を形成する工程と、素子形成領
域の一部分および予備フィールド酸化膜に対して熱酸化
を行うことによって、予備フィールド酸化膜を絶縁膜に
達する第１フィールド酸化膜に変え、かつ素子形成領域
の一部分に、素子形成領域を第１シリコン領域と第２シ
リコン領域とに離間する第２フィールド酸化膜と、第２
フィールド酸化膜の下に残存するシリコン本体層で以て
第３シリコン領域とを形成する工程と、第１シリコン領
域にチャネル領域、ソース領域およびドレイン領域を形
成し、第２シリコン領域にボディコンタクト領域を形成
する工程とを含む。
【００３６】このような構成によれば、第１フィールド
酸化膜となるシリコン本体層の領域を酸化して予備フィ
ールド酸化膜を形成しておいて、その後、予備フィール
ド酸化膜および第２フィールド酸化膜となるシリコン本
体層の領域に対して酸化処理を行っている。これによ
り、厚さの異なる第１フィールド酸化膜と第２フィール
ド酸化膜とを形成することができる。第１フィールド酸
化膜はシリコン本体層を酸化してその下の絶縁膜に達す
る膜となり、第２フィールド酸化膜は、その下にシリコ
ン本体層を、キャリアが通過できるような厚さの第３シ
リコン領域として残存させて形成されている。この第３
シリコン領域によって第１シリコン領域のチャネル領域
と第２シリコン領域のボディコンタクト領域とを導通さ
せることができる。
【００３７】また、この製法の実施にあたり、好ましく
は、第３シリコン領域を、少なくともチャネル領域のチ
ャネル長方向の一方の側に接するように形成してもよい
し、チャネル領域のチャネル長方向の一方の側に接する
領域と、チャネル領域の他方の側に接する領域として、
２つ形成してもよい。
【００３８】また、好ましくは、シリコン本体層を第２
導電型の層とし、ソース領域およびドレイン領域を、第
１シリコン領域に対して第１導電型の不純物を注入する
ことによって形成する。
【００３９】また、第２フィールド酸化膜は、後に行わ
れるソース領域およびドレイン領域の形成で、第１シリ
コン領域に注入される第１導電型の不純物が、第１シリ
コン領域に接する第３シリコン領域にまで到達すること
のないような厚さを有する膜として形成する。
【００４０】また、この発明のＳＯＩＭＯＳＦＥＴの製
法にあたり、好ましくは、さらに、チャネル領域上にゲ
ート酸化膜を形成し、ゲート酸化膜上にゲート電極を形
成した後、ソース領域に浅い接合のソース、およびドレ
イン領域に浅い接合のドレインをそれぞれ第１導電型不
純物イオンを注入することにより形成する工程と、ソー
ス領域およびドレイン領域に第２導電型不純物イオン
を、第１導電型不純物イオンの注入よりも高いエネルギ
ーで以て注入させることによって、浅い接合のソースお
よび浅い接合のドレインの下の領域に第２導電型の中性
領域を形成する工程と、ゲート電極のゲート幅方向の両
側にサイドウォールを形成する工程と、サイドウォール
から露出している浅い接合のソースおよび浅い接合のド
レインに第１導電型不純物イオンを注入することによっ
て、サイドウォールから露出している浅い接合のソース
および浅い接合のドレインと中性領域とに、深い接合の
ソースおよび深い接合のドレインを形成する工程とを含
んでいるのがよい。
【００４１】
【発明の実施の形態】以下、図を参照してこの発明の実
施の形態につき説明する。なお、各図の、各構成成分の
形状、大きさおよび配置関係は、発明を理解できる程度
に概略的に示してあるに過ぎず、したがって、この発明
を図示例に限定するものではない。また、平面図におい
て、図を分かり易くするために、断面でない一部分の領
域にハッチング（斜線）を付して、その領域を強調して
示してある。
【００４２】＜第１の実施の形態＞第１の実施の形態と
して、ボディコンタクト領域を有するＳＯＩ構造のＮＭ
ＯＳＦＥＴについて、図１〜図７を参照して説明する。
【００４３】まず、図１〜図３を参照してＮＭＯＳＦＥ
Ｔの構造につき、説明する。図１は、第１の実施の形態
のＳＯＩＭＯＳＦＥＴを上から見た平面図であり、図２
は図１の線分II−IIに沿って切った切り口の断面の図で
ある。また、図３は図１の線分III −III に沿って切っ
た切り口の断面の図である。
【００４４】この実施の形態のＳＯＩＭＯＳＦＥＴとし
ての素子（デバイスともいう。以下同様）は、絶縁膜１
１と、この絶縁膜１１の表面に設けられた第１フィール
ド酸化膜１３と、この第１フィールド酸化膜１３に囲ま
れた絶縁膜１１の表面に設けられている、チャネル領域
１５、ソース領域１７およびドレイン領域１９を有する
第１シリコン領域２１と、絶縁膜１１の表面に第１シリ
コン領域２１と離間して設けられている、ボディコンタ
クト領域２２を有する第２シリコン領域２３と、第１シ
リコン領域２１と第２シリコン領域２３との間の絶縁膜
１１の表面に設けられた第３シリコン領域２５と、この
第３シリコン領域２５上に設けられていて、第１および
第２シリコン領域（２１および２３）を離間する第２フ
ィールド酸化膜２７とを含み、チャネル領域１５とボデ
ィコンタクト領域２２とは第３シリコン領域２５を介し
て電気的に接続されている（図１〜図３参照。）。
【００４５】ここでは、絶縁膜１１を、シリコン基板１
０上に設けられた１００ｎｍの厚さを有する埋め込み酸
化膜とする。また、チャネル領域１５の上側にはゲート
酸化膜２９を介してゲート電極３１が形成されている。
また、第２フィールド酸化膜２７の下に位置する第３シ
リコン領域２５は４０ｎｍの厚さを有する層として形成
されている。
【００４６】この例では、第３シリコン領域２５および
第２フィールド酸化膜２３は、チャネル領域１５のチャ
ネル幅方向（図１に実線矢印ａで示す。）の一方の側に
接して設けられていて、チャネル領域１５の延長線上に
第３シリコン領域２５およびボディコンタクト領域２２
が形成されている（図１および図２）。
【００４７】また、チャネル領域１５は第２導電型の領
域すなわちこの構成例では、Ｐ型の領域とし、ソース領
域１７およびドレイン領域１９は第１導電型すなわちＮ
型の領域とする。また、チャネル領域１５と導通する第
３シリコン領域２５およびボディコンタクト領域２２は
Ｐ型とする。
【００４８】この実施の形態のＭＯＳＦＥＴにおいて、
動作中に発生するホットキャリアのうち、電子はドレイ
ン領域１９に流れ込み、ホールは第３シリコン領域２５
を通ってボディコンタクト領域２２に流れ込む。また、
第１フィールド酸化膜１３は絶縁膜（埋め込み酸化膜）
１１にまで到達するように形成されているので、この第
１フィールド酸化膜１３の下には薄いシリコン層は存在
しない。したがって、これらソースおよびドレイン領域
１７および１９、チャネル領域１５およびボディコンタ
クト領域２２は、隣接する素子のこれらの領域とは分離
されている（図２および図３）。
【００４９】このように、この構成例では、素子間を電
気的に分離すると共に、ＭＯＳＦＥＴの動作中、チャネ
ル領域１５からボディコンタクト領域２２へホールを流
すことができる。よって、ホールがチャネル領域１５内
に蓄積されることはなくなり、このため、基板浮遊効果
や寄生バイポーラ効果を抑制することができる。
【００５０】次に、図４〜図７を参照して、この実施の
形態のＳＯＩＭＯＳＦＥＴの製造方法につき、説明す
る。図４および図５はＳＯＩＭＯＳＦＥＴの概略的な製
造工程図で、ＭＯＳＦＥＴを上から見た平面図で示して
いる。また、図６および図７も製造工程図である。図６
は図４の線分VI−VIに沿って切った切り口の断面で示し
てあり、図７は図５の線分VII −VII に沿って切った切
り口の断面で示している。
【００５１】まず、絶縁膜上に形成されたシリコン本体
層に対して、素子形成領域を残して選択酸化を行うこと
によって絶縁膜に達する第１フィールド酸化膜を形成す
る。
【００５２】このため、ここでは、シリコン基板１０
と、シリコン基板１０上の１００ｎｍの埋め込み酸化膜
１１と、埋め込み酸化膜１１上の１４０ｎｍのＰ型のシ
リコン本体層４１とで構成されるＳＩＭＯＸ（Separati
om by Implamted Oxygen) 基板を用いる。まず、シリコ
ン本体層４１上に熱酸化により３０ｎｍのＳｉＯ2 膜４
３を形成する。その後ＳｉＯ2 膜４３上にＬＰ−ＣＶＤ
（Low Pressure-Chemical Vapor Deposition：減圧ＣＶ
Ｄ）法を用いて窒化シリコン膜４５を１５０ｎｍの厚さ
に形成する（図４（Ａ）および図６（Ａ））。窒化シリ
コン膜４５上の、素子形成領域４７（図６（Ｂ）参照）
に対応する位置にレジストパターンを形成する（図示せ
ず）。然る後、ＲＩＥ（Reactive Ion Etching：反応性
イオンエッチング）により素子形成領域４７以外の領域
の窒化シリコン膜４５を除去する。レジストパターンを
除去した後、残存している窒化シリコン膜４５ａから露
出しているＳｉＯ2 膜４３の部分をフッ酸を用いたウェ
ットエッチングによって除去して、ＳｉＯ2 膜４３ａを
残存させる（図４（Ｂ）および図６（Ｂ））。次に、残
存する窒化シリコン膜４５ａをマスクとして用いて、シ
リコン本体層４１に対する熱酸化処理により、４００ｎ
ｍの第１フィールド酸化膜１３を形成する。この第１フ
ィールド酸化膜１３を埋め込み酸化膜１１まで到達する
膜として形成したため、酸化せずにシリコン層として残
ったシリコン本体層部分が素子形成領域４７となる。こ
の素子形成領域４７はこの第１フィールド酸化膜１３に
より分離される。その後、リン酸によるウェットエッチ
ングを用いて選択的に窒化シリコン膜４５ａを除去する
（図４（Ｃ）および図６（Ｃ））。
【００５３】次に、素子形成領域の一部分を熱酸化し
て、素子形成領域を第１シリコン領域と第２シリコン領
域とに分け、かつ素子形成領域の一部分のシリコン本体
層を、キャリアが通過できるような厚さの層の第３シリ
コン領域として残存させる第２フィールド酸化膜を形成
する。
【００５４】このため、ここでは、ＬＰ−ＣＶＤ法によ
り素子形成領域４７および第１フィールド酸化膜１３の
上に窒化シリコン層４９を１５０ｎｍの膜厚で形成す
る。この後、素子形成領域４７の一部を開口させたレジ
ストパターンを形成して（図示せず）、ＲＩＥによりレ
ジストの開口部分から露出する窒化シリコン層４９を除
去して第１開口５０ａを形成する。この後レジストパタ
ーンを除去して、さらにウェットエッチングにより残存
する窒化シリコン層４９の第１開口５０ａから露出する
ＳｉＯ2 膜４３ａの部分を除去して第２開口５０ｂを形
成する（図５（Ａ）および図７（Ａ））。次に、第１開
口５０ａおよび第２開口５０ｂからなる開口部５０から
露出している素子形成領域４７の部分（シリコン本体層
４１の部分）に対する熱酸化処理を行って、第２フィー
ルド酸化膜２７を形成する。このときの熱酸化処理時間
は第１フィールド酸化膜１３の形成にかかる処理時間よ
りも短くする。この短い熱酸化時間により、第２フィー
ルド酸化膜２７は埋め込み酸化膜１１には到達せず、シ
リコン本体層４１の一部分がその厚み方向に酸化されな
いで残存する。この残存したシリコン本体層の部分の膜
厚を、例えば、４０ｎｍとする。この残存しているシリ
コン本体層の部分を第３シリコン領域２５とする。ま
た、第２フィールド酸化膜２７が形成されたことによ
り、素子形成領域４７は、この酸化膜２７の両側の領域
として、第１シリコン領域２１と第２シリコン領域２３
とに分けられる。この後、リン酸によるウェットエッチ
ングを用いて選択的に窒化シリコン膜４９を除去し、さ
らにＳｉＯ2 膜４３ａをフッ酸によるウェットエッチン
グによって除去する（図５（Ｂ）および図７（Ｂ））。
【００５５】このようにして、シリコン本体層４１か
ら、第１および第２シリコン領域２１および２３と、こ
の間を分離する第２フィールド酸化膜２７とこれら第１
および第２シリコン領域２１および２３間を結び、かつ
第２フィールド酸化膜２７の下側に位置する第３シリコ
ン領域２５を形成できる。
【００５６】この場合、第３シリコン領域２５の層の厚
さは、チャネル領域１５で発生するキャリアが通過でき
るような厚さ（この例では４０ｎｍ程度）であればよ
い。
【００５７】次に、第１シリコン領域にチャネル領域、
ソース領域およびドレイン領域を形成し、第２シリコン
領域にボディコンタクト領域を形成する。
【００５８】ここでは、通常のＭＯＳＦＥＴの形成プロ
セスを用いて、チャネル領域１５となる第１シリコン領
域２１にゲート酸化膜２９と、ゲート電極３１とを順次
に形成する。然る後、ゲート電極３１を挟んで両側にあ
る第１シリコン領域２１に、Ａｓイオンを注入して、Ｎ
型のソース領域１７およびＮ型のドレイン領域１９を形
成する。これによりゲート電極３１の下にはＰ型のチャ
ネル領域１５が残存する。また、第２シリコン領域２３
には、ＢＦ2 を注入して、Ｐ型のボディコンタクト領域
２２を形成する。このとき、ボディコンタクト領域２２
の表面の不純物濃度が１×１０20ｃｍ-3となるようにす
る（図５（Ｃ）および図７（Ｃ））。
【００５９】このようにして形成したＳＯＩＭＯＳＦＥ
Ｔは、第１フィールド酸化膜１３によって素子間が分離
されていて、しかも、第３シリコン領域２５を介してチ
ャネル領域１５とボディコンタクト領域２２とが電気的
に導通する構成となっている。
【００６０】この結果、この素子の動作時に、チャネル
領域１５に発生するホットキャリアはチャネル領域１５
内に蓄積されることはなくなり、基板浮遊効果や寄生バ
イポーラ効果を抑制することができる。また、素子間の
距離を短くしても、素子間にリークが発生するおそれは
なくなるので、素子の集積度をあげることができる。さ
ら、上述した素子構造をＣＭＯＳを構成する素子に適用
しても、ラッチアップフリーにすることができる。
【００６１】また、この例ではＮＭＯＳＦＥＴにつき説
明したが、ＰＭＯＳＦＥＴに適用しても、ＮＭＯＳＦＥ
Ｔの場合と同様の効果を奏することもできる。この場
合、第１フィールド酸化膜を形成する前にシリコン本体
層に対してＮ型の不純物をイオン注入により導入させ
て、予め、シリコン本体層をＮ型にしておく。
【００６２】＜第２の実施の形態＞第２の実施の形態と
して、第１の実施の形態で製造されるＳＯＩＭＯＳＦＥ
Ｔの構造を、異なる方法で製造する例につき、図８およ
び図９を参照して説明する。図８および図９は、第２の
実施の形態の概略的な製造工程図であり、図８はＭＯＳ
ＦＥＴを上から見た平面図で示している。図９は図８の
線分IX−IXに沿って切った切り口の断面で示してある。
【００６３】以下、第１の実施の形態と相違する点につ
き主として説明し、第１の実施の形態と同様の点につい
ては、その説明の必要がある場合を除き、その詳細な説
明を省略する。
【００６４】まず、絶縁膜上に形成されたシリコン本体
層に対して、素子形成領域を残して選択酸化を行って予
備フィールド酸化膜を形成する。
【００６５】この例では、第１の実施の形態と同様に、
シリコン基板１０と、シリコン基板１０上に設けられた
１００ｎｍの膜厚を有する埋め込み酸化膜１１と、この
埋め込み酸化膜１１上に設けられた膜厚１４０ｎｍのＰ
型のシリコン本体層４１とで構成されるＳＩＭＯＸ基板
を用いる。第１の実施の形態と同様にしてシリコン本体
層４１に３０ｎｍのＳｉＯ2 膜４３を形成する。その
後、ＳｉＯ2 膜４３上に膜厚１５０ｎｍの窒化シリコン
膜４５を形成する（図４（Ａ）および図６（Ａ）参
照。）。次に窒化シリコン膜４５上の、素子形成領域４
７（図６（Ｂ）参照）に対応する位置にレジストパター
ンを形成する。然る後、ＲＩＥにより素子形成領域４７
以外の領域の窒化シリコン膜４５を除去する。レジスト
パターンを除去した後、残存している窒化シリコン膜４
５ａから露出しているＳｉＯ2 膜４３の部分を除去し
て、ＳｉＯ2 膜４３ａを残存させる（図４（Ｂ）および
図６（Ｂ）参照。）。
【００６６】次に、この実施の形態では、窒化シリコン
膜４５ａをマスクとして用いて、シリコン本体層４１に
対する熱酸化を行って、約３００ｎｍの予備フィールド
酸化膜５１を形成する（図８（Ａ）および図９
（Ａ））。この熱酸化処理は、予備フィールド酸化膜５
１が、シリコン本体層４１が酸化されて、その下の埋め
込み酸化膜１１にまで達するまでは行わない。したがっ
て、シリコン本体層４１の部分が予備フィールド酸化膜
５１と埋め込み酸化膜１１との間に適当な厚さで残存し
ている。
【００６７】次に、この実施の形態では、素子形成領域
の一部分および予備フィールド酸化膜に対して熱酸化を
行うことによって、予備フィールド酸化膜を絶縁膜に達
する第１フィールド酸化膜に変え、かつ素子形成領域の
一部分に、この素子形成領域を第１シリコン領域と第２
シリコン領域とに離間する第２フィールド酸化膜と、第
２フィールド酸化膜の下に残存するシリコン本体層で以
て第３シリコン領域とを形成する。
【００６８】このため、ここでは、予備フィールド酸化
膜５１および窒化シリコン膜４５ａの上に、素子形成領
域４７の一部を開口させたレジストパターンを形成する
（図示せず）。続いて、ＲＩＥにより開口部分から露出
する窒化シリコン膜４５ａの部分を除去して第３開口５
２ａを形成する。この後、レジストパターンを除去し
て、窒化シリコン膜４５ａをマスクとして用いて、第３
開口５２ａから露出するＳｉＯ2 膜４３ａの部分をウェ
ットエッチングにより除去して第４開口５２ｂを形成す
る（図８（Ｂ）および図９（Ｂ））。次に、予備フィー
ルド酸化膜５１と、第３および第４開口（５２ａおよび
５２ｂ）から成る開口部分５２から露出しているシリコ
ン本体層４１の部分とに対して熱酸化を行う。この熱酸
化によって、開口部分５２には、２００ｎｍ程度の膜厚
を有する第２フィールド酸化膜２７を形成する。この酸
化処理は、先に形成した予備フィールド酸化膜５１の下
側のシリコン本体層４１の残存部分が埋め込み酸化膜１
１まで酸化するまでの時間だけ行う。この時間内での熱
酸化では、この第２フィールド酸化膜２７はシリコン本
体層４１の下の埋め込み酸化膜１１には到達せず、第２
フィールド酸化膜２７の下にはシリコン本体層４１が適
当な膜厚で、例えば４０ｎｍ程度の厚さで、残存する。
この残存したシリコン本体層の部分を第３シリコン領域
２５とする。また、第２フィールド酸化膜２７によって
素子形成領域４７は第１シリコン領域２１と第２シリコ
ン領域２３とに分けられる。また、この熱酸化処理によ
って予備フィールド酸化膜５１はさらに酸化されて膜厚
が、例えば４００ｎｍに増加して、シリコン本体層４１
の下の埋め込み酸化膜１１にまで到達する。これにより
予備フィールド酸化膜５１は、素子分離用の第１フィー
ルド酸化膜１３に変わる。その後、リン酸によるウェッ
トエッチングによって、選択的に窒化シリコン膜４５ａ
を除去し、さらにＳｉＯ2 膜４３ａをフッ酸によるウェ
ットエッチングにより除去する（図８（Ｃ）および図９
（Ｃ））。このとき形成された第３シリコン領域２５の
膜厚は、第１の実施の形態で既に説明したと同じように
して決めれば良い。
【００６９】次に、第１シリコン領域にチャネル領域、
ソース領域およびドレイン領域を形成し、第２シリコン
領域にボディコンタクト領域を形成する。
【００７０】ここでは、第１の実施の形態と同様にし
て、通常のＭＯＳＦＥＴの形成プロセスを用いてチャネ
ル領域１５となる第１シリコン領域２１にゲート酸化膜
２９とゲート電極３１とを順次に形成する。然る後、ゲ
ート電極３１を挟んで両側の第１シリコン領域２１にＡ
ｓイオンを注入して、Ｎ型のソース領域１７およびＮ型
のドレイン領域１９を形成する。これによりゲート電極
３１の下にはＰ型のチャネル領域１５が残存する。ま
た、第２シリコン領域２３にはＢＦ2 を注入して、Ｐ型
のボディコンタクト領域２２を形成する。このとき、ボ
ディコンタクト領域２２の表面の不純物濃度が１×１０
20ｃｍ-3となるようにする（図８（Ｄ）および図９
（Ｄ））。
【００７１】このようにして形成されたＳＯＩＭＯＳＦ
ＥＴは、第１フィールド酸化膜１３によって素子間が分
離されていて、しかも、第３シリコン領域２５を介して
チャネル領域１５とボディコンタクト領域２２とが電気
的に導通する構成となっている。
【００７２】この結果、この素子の動作時に、チャネル
領域１５に発生するホットキャリアはチャネル領域１５
内に蓄積されることはなくなり、基板浮遊効果や寄生バ
イポーラ効果を抑制することができる。また、素子間の
距離を短くしても、これら素子間にリークが発生するお
それはなく、したがって、素子の集積度をあげることが
できる。さらに、上述した素子の製造方法をＣＭＯＳを
構成する素子の製造に適用しても、製造されたＣＭＯＳ
はラッチアップフリーになる。
【００７３】また、この例ではＮＭＯＳＦＥＴにつき説
明したが、第１の実施の形態と同様、ＰＭＯＳＦＥＴに
適用することもできる。この場合、第１フィールド酸化
膜を形成する前にシリコン本体層に対してＮ型の不純物
をイオン注入により導入させて、予め、シリコン本体層
をＮ型にしておく。
【００７４】また、この実施の形態のＳＯＩＭＯＳＦＥ
Ｔの製造方法を用いれば、膜厚の異なる第１フィールド
酸化膜と第２フィールド酸化膜を、同一の窒化シリコン
膜をマスクとして用いて形成することができるので、Ｓ
ＯＩＭＯＳＦＥＴの製造工程数をより減らすことができ
る。
【００７５】＜第３の実施の形態＞第３の実施の形態と
して、第３シリコン領域および第２フィールド酸化膜は
チャネル領域のチャネル幅方向両側に接してそれぞれ設
けられている構造を有するＳＯＩＭＯＳＦＥＴにつき、
図１０〜図１２を参照して説明する。図１０は第３の実
施の形態のＳＯＩＭＯＳＦＥＴを上から見た平面図であ
り、図１１は図１０の線分XI−XIに沿って切った切り口
の断面の図である。また、図１２は図１０の線分XII −
XII に沿って切った切り口の断面の図である。
【００７６】以下、第１および第２の実施の形態と相違
する点につき説明し、同様の点についてはその詳細な説
明を省略する。
【００７７】この実施の形態のＳＯＩＭＯＳＦＥＴは、
第１の実施の形態と同様に、絶縁膜１１と、この絶縁膜
１１の表面に設けられた第１フィールド酸化膜１３と、
この第１フィールド酸化膜１３に囲まれた絶縁膜１１の
表面に設けられている、チャネル領域１５、ソース領域
１７およびドレイン領域１９を有する第１シリコン領域
２１と、絶縁膜１１の表面に第１シリコン領域２１と離
間して設けられている、ボディコンタクト領域２２を有
する第２シリコン領域２３と、第１シリコン領域２１と
第２シリコン領域２３との間の絶縁膜１１の表面に設け
られた第３シリコン領域２５と、この第３シリコン領域
２５上に設けられていて、第１および第２シリコン領域
（２１および２３）を離間する第２フィールド酸化膜２
７とを含み、チャネル領域１５とボディコンタクト領域
２２とは第３シリコン領域２５を介して電気的に接続さ
れている（図１０〜図１２参照。）。
【００７８】また、チャネル領域１５のチャネル幅方向
両側に接して、第３シリコン領域２５がそれぞれ設けら
れていて（図１１）、第３シリコン領域２５の上には第
２フィールド酸化膜２７が形成されている（図１０およ
び図１１）。また、この第３シリコン領域２５に接して
第２シリコン領域２３がそれぞれ配置されている（図１
０）。また、チャネル領域１５の上側にはゲート電極３
１がゲート酸化膜２９を介して設けられている（図１１
および図１２）。
【００７９】この構成例では、図１０からも理解できる
ように、２つの第２フィールド酸化膜２７は、ゲート長
方向（図中、実線で示す双頭矢印ｂの方向）に延在す
る、ソースおよびドレイン領域１７および１９の辺に沿
って設けてある。そして、一方のボディコンタクト領域
２２は、ゲート幅方向（図中、実線で示す双頭矢印ａの
方向）のチャネル領域１５の延長線上に設けてあり、他
方のボディコンタクト領域２２は、チャネル領域１５か
ら、ゲート長方向に離間して、第２フィールド酸化膜２
７に隣接させて設けてある。
【００８０】第２フィールド酸化膜２７の下側の埋め込
み酸化膜１１の上面には、この第２フィールド酸化膜２
７に沿って、第３シリコン領域２５が形成されているの
で、これら両ボディコンタクト領域２２は、これら第３
シリコン領域２５とチャネル領域１５とにより、互いに
電気的に接続された状態にある。
【００８１】この結果、ＳＯＩＭＯＳＦＥＴの動作中
に、チャネル領域１５に発生するホットキャリアを、チ
ャネル領域１５に蓄積させることなく、チャネル領域１
５のチャネル幅方向両側からボディコンタクト領域２２
へ引き抜くことができる。また、第３シリコン領域２５
は、チャネル領域１５と接していて、かつ隣接する素子
間を導通させない程度の領域に設けられていればよい。
このため、必ずしもボディコンタクト領域２２をチャネ
ル領域１５（ゲート）の延長線上に形成する必要はな
く、第３シリコン領域２５に接している他の領域に設け
ることができる（図１０参照。）。これにより、チャネ
ル領域２５へのゲート電極３１の配線の設計がしやすく
なる。
【００８２】また、第１の実施例と同様に素子間を第１
フィールド酸化膜１３によって分離してあるので、デバ
イスを微細化しても素子間にリークが発生するおそれは
なくなる。
【００８３】また、デバイスの微細化に対応してチャネ
ル領域が微細化し、チャネル幅方向のチャネル抵抗が高
くなったとしても、上述した構成の素子を動作させたと
き、チャネル領域で発生したキャリアをチャネルのチャ
ネル幅方向両側から効率よく引き抜くことができるた
め、基板浮遊効果や、寄生バイポーラ効果によるドレイ
ン耐圧の低下といった問題を回避できる。
【００８４】この実施の形態のＳＯＩＭＯＳＦＥＴの製
造は、第１の実施の形態や第２の実施の形態で既に説明
した方法と同様にして行うことができる。
【００８５】既に説明したとおり、この実施の形態で
は、第３シリコン領域２５がチャネル領域１５のチャネ
ル幅方向両側に接して設けてあり、しかも、第１シリコ
ン領域２１の長さと同じくらいかそれ以上の長さを有す
る領域として形成されているＳＯＩＭＯＳＦＥＴである
（図１０）。この製造方法では、このＭＯＳＦＥＴの構
成成分である、第２フィールド酸化膜２７および第３シ
リコン領域２５を製造するときに、第２フィールド酸化
膜２７を形成するためのレジストパターンを、素子形成
領域４７を含む領域上にホトリソグラフィ技術を用いて
形成している。しかしながら、素子の微細化にともなっ
て、ホトリソグラフィ時のマスクの合わせずれが、誤差
の範囲を越えてしまい、この結果、設定されたゲート幅
にゲートを形成することができなくなるおそれがある。
このため、製造される素子の性能を著しく低下させてし
まうおそれがある。この発明によれば、ホトリソグラフ
ィ時のマスクの合わせずれが生じたとしても、チャネル
領域１５のチャネル幅を変化させるおそれはない。よっ
て設定されたゲート幅を変えるおそれもない。
【００８６】この点につき、以下に簡単に説明する。図
１３は、この実施の形態のＳＯＩＭＯＳＦＥＴを製造す
るにあたり、第２フィールド酸化膜２７がホトリソグラ
フィ時のマスクの合わせずれにより、チャネル幅方向に
ずれて形成された場合を示す上から見た概略的な平面図
である。図１３（Ａ）は向かって右側にずれが生じた場
合を示し、図１３（Ｂ）は、向かって左側にずれが生じ
た場合を示している。図の点線で囲んだ部分は、第２フ
ィールド酸化膜２７が本来形成される位置を示してい
る。図１３（Ａ）および（Ｂ）では、点線よりもチャネ
ル幅方向にずれて第２フィールド酸化膜２７が形成され
ている。しかしながら、第３の実施の形態のように第２
フィールド酸化膜２７が設けてあれば、ホトリソグラフ
ィ時のマスクの合わせずれが生じても、チャネル領域の
チャネル幅Ｌは変化することはない。よって、この発明
によれば、より高性能のＳＯＩＭＯＳＦＥＴを提供でき
る。
【００８７】＜第４の実施の形態＞第４の実施の形態と
して、第１および第２の実施の形態と同様の構造を有
し、さらに、ゲート電極のゲート長方向の両側に設けら
れているサイドウォールと、ソース領域のサイドウォー
ルの下の第１領域部分に形成されているＮ型の浅い接合
のソースと、ソース領域の浅い接合のソースの下の第２
領域部分に形成されているＰ型の第１中性領域と、ドレ
イン領域のサイドウォールの下の第１領域部分に形成さ
れているＮ型の浅い接合のドレインと、ドレイン領域の
浅い接合のドレインの下の第２領域部分に形成されてい
るＰ型の第２中性領域とを具えていて、第１中性領域お
よび第２中性領域は第３シリコン領域と電気的に接続さ
れていている例につき、図１４および図１５を参照して
説明する。図１４は、この実施の形態のＳＯＩＭＯＳＦ
ＥＴを上から見た平面図であり、図１５は、図１４の線
分XV−XVに沿って切った切り口の断面図である。
【００８８】以下、第１および第２の実施の形態と相違
する点につき説明し、同様の点についてはその詳細な説
明を省略する。
【００８９】この実施の形態のＳＯＩＭＯＳＦＥＴは、
第１および第２の実施の形態のＳＯＩＭＯＳＦＥＴの構
造と同様に、絶縁膜１１と、この絶縁膜１１の表面に設
けられた第１フィールド酸化膜１３と、この第１フィー
ルド酸化膜１３に囲まれた絶縁膜１１の表面に設けられ
ている、チャネル領域１５、ソース領域１７およびドレ
イン領域１９を有する第１シリコン領域２１と、絶縁膜
１１の表面に第１シリコン領域２１と離間して設けられ
ている、ボディコンタクト領域２２を有する第２シリコ
ン領域２３と、第１シリコン領域２１と第２シリコン領
域２３との間の絶縁膜１１の表面に設けられた第３シリ
コン領域２５と、この第３シリコン領域２５上に設けら
れていて、第１および第２シリコン領域（２１および２
３）を離間する第２フィールド酸化膜２７とを含み、チ
ャネル領域１５とボディコンタクト領域２２とは第３シ
リコン領域２５を介して電気的に接続されている。
【００９０】そして、さらに、この実施の形態のＳＯＩ
ＭＯＳＦＥＴにおいては、チャネル領域１５上にはゲー
ト酸化膜２９を介して形成されているゲート電極３１
と、このゲート電極３１のゲート長方向の両側に設けら
れているサイドウォール（５３ａおよび５３ｂ）と、ソ
ース領域１７のサイドウォール５３ａの下の第１領域部
分５５に形成されている第１導電型の浅い接合のソース
５５と、ソース領域１７の浅い接合のソース５５の下の
第２領域部分５７に形成されている第２導電型の第１中
性領域５７と、ドレイン領域１９のサイドウォール５３
ｂの下の第１領域部分５９に形成されている第１導電型
の浅い接合のドレイン５９と、ドレイン領域１９の浅い
接合のドレイン５９の下の第２領域部分６１に形成され
ている第２導電型の第２中性領域６１とを具えている。
この第１中性領域５７および第２中性領域６１は、第３
シリコン領域２５と電気的に接続されている。
【００９１】そして、ここでの構成例では、第１導電型
をＮ型とし、および第２導電型をＰ型としてある。した
がって、ソース領域１７の第１および第２領域部分（５
５および５７）以外の領域を、Ｎ型のソース６３とし、
およびドレイン領域１９の第１および第２領域部分（５
９および６１）以外の領域を、Ｎ型のドレイン６５とし
て形成してある。また、チャネル領域１５をＰ型とする
（図１４および図１５）。
【００９２】この浅い接合のソース５５および浅い接合
のドレイン５９は、通常ソース・ドレインエクステンシ
ョンと呼ばれる領域である。そして、これら浅い接合の
ソース５５および浅い接合のドレイン５９の下に形成さ
れるＰ型の中性領域（第１中性領域５７および第２中性
領域６１）は、チャネル領域１５に形成される空乏層の
広がりを抑える目的で設けられていて、ＭＯＳＦＥＴの
動作中、電界の影響を受けない領域であるため中性領域
と称している。中性領域（５７および６１）は、第３シ
リコン領域２５と電気的に接続されているため、チャネ
ル領域１５で発生したキャリアがボディコンタクト領域
２２へ流れる通路となる。
【００９３】ＭＯＳＦＥＴの動作時、ゲート電極３１の
下のチャネル領域１５内には空乏層が形成される。チャ
ネル領域１５の空乏層の下に電界の影響を受けない中性
の部分が形成されていて、この中性の部分から、ホット
キャリアが第３シリコン領域２５へ流れる。デバイスの
微細化に伴いゲート長が短くなってくると、チャネル領
域１５内の中性の部分の断面積が小さくなって、ゲート
幅方向のチャネル抵抗が高くなる。このため、チャネル
領域１５内で発生したキャリアが、チャネル領域１５か
ら第３シリコン領域２５へ流れにくくなってしまい、そ
のため、ボディコンタクト領域２２へキャリア（ここで
はホール）を引き抜く効率が低下する。このため、ボデ
ィコンタクト領域２２を設けてあっても、基板浮遊効果
が発生するおそれがある。
【００９４】そこで、この実施の形態のように、ソース
領域１７およびドレイン領域１９内に、浅い接合のソー
ス５５およびドレイン５９が形成されてあって、この浅
い接合のソース５５およびドレイン５９の下側にＰ型の
中性領域（第１中性領域５７および第２中性領域６１）
が形成されていれば、チャネル領域１５内で発生したホ
ットキャリアを、チャネル領域１５内の中性の部分と、
第１中性領域５７および第２中性領域６１とを通って、
第３シリコン領域２５へ流れるために、実質的にチャネ
ル領域１５内の中性の部分を広げることができる。この
ため、ゲート長が短くなってもゲート幅方向のチャネル
抵抗が高くなってしまうおそれはなくなる。
【００９５】次に、この実施の形態のＳＯＩＭＯＳＦＥ
Ｔの製造方法につき、図１６を参照して説明する。図１
６は、この実施の形態のＳＯＩＭＯＳＦＥＴの主要な製
造工程図であり、図１５に対応する断面図で示してあ
る。
【００９６】まず、第１の実施の形態と同様にして、絶
縁膜１１（１００ｎｍの膜厚の埋め込み酸化膜）上に形
成された、厚さが１４０ｎｍのシリコン本体層４１に対
して素子形成領域４７を残して選択酸化を行うことによ
って、絶縁膜１１に達する第１フィールド酸化膜１３を
４００ｎｍの膜厚で形成し（図４（Ａ）〜（Ｃ）および
図６（Ａ）〜（Ｃ）参照。）、次に素子形成領域４７の
一部分を熱酸化して、素子形成領域４７を第１シリコン
領域２１と第２シリコン領域２３とに分け、かつ素子形
成領域４７の一部分のシリコン本体層４１を第３シリコ
ン領域２５として薄く残存させる、第２フィールド酸化
膜２７を、２００ｎｍの膜厚で形成する（図５（Ａ）〜
（Ｂ）および図７（Ａ）〜（Ｂ）参照。）。
【００９７】この後、チャネル領域１５上にゲート酸化
膜２９およびゲート電極３１を形成する（図１６
（Ａ））。
【００９８】次に、ソース領域およびドレイン領域に、
Ｎ型不純物イオンをそれぞれ注入することにより、浅い
接合のソースおよびドレインをそれぞれ形成する。
【００９９】ここでは、ソース領域１７およびドレイン
領域１９となる領域に、Ａｓを５ｋｅＶ、１×１０15ｃ
ｍ-2という条件でイオン注入を行って、浅い接合のソー
ス５５およびドレイン５９を形成する。
【０１００】次に、ソース領域およびドレイン領域にＰ
型不純物イオンをＮ型不純物イオンの注入するときより
も高いエネルギーで以て注入することによって、浅い接
合のソースおよびドレインの下の領域に第２導電型の中
性領域をそれぞれ形成する。
【０１０１】ここでは、ソース領域１７となる領域およ
びドレイン領域１９となる領域に、ＢＦ2 を７０ｋｅ
Ｖ、２×１０13ｃｍ-2という条件でイオン注入する。こ
れにより浅い接合のソース５５およびドレイン５９の下
の領域に、それぞれＰ型の中性領域（５７およびが５
９）が形成される（図１６（Ｂ））。
【０１０２】次に、ゲート電極のゲート長方向の両側に
サイドウォールを形成する。
【０１０３】ここでは、ＴＥＯＳ（Tetra Etoxy Silan
e：テトラエトキシシラン）を用いて、ＣＶＤ法により
膜厚が２００ｎｍのＳｉＯ2 膜を形成した後、ＲＩＥに
よりエッチバックを行って、ゲート電極３１のゲート長
方向両側に、サイドウォール（５３ａおよび５３ｂ）を
形成する（図１６（Ｃ））。
【０１０４】次に、サイドウォールから露出している、
浅い接合のソースおよびドレインと、中性領域（第１中
性領域および第２中性領域）とをソースおよびドレイン
に変える。このソースおよびドレインは深い接合とな
る。
【０１０５】ここでは、サイドウォール（５３ａおよび
５３ｂ）から露出している、ソース領域１７およびドレ
イン領域１９となる領域に、イオン注入により、Ａｓを
６０ｋｅＶ、５×１０15ｃｍ-2という条件で導入して、
深い接合のソース６３およびドレイン６５を形成する。
この後、急速加熱装置（ＲＴＡ）を用いて、１０００℃
の温度で１０秒間加熱処理を行い、ソース６３およびド
レイン６５を活性化させる（図１６（Ｄ））。
【０１０６】このようにして、この実施の形態のＳＯＩ
ＭＯＳＦＥＴに浅い接合のソース５５およびドレイン５
９を形成し、その下にチャネル領域１５で発生するキャ
リアの、チャネル領域１５から第３シリコン領域２５へ
の新たな通路となるＰ型の中性領域（５７および６１）
を形成することができる。
【０１０７】この例では、ＳＯＩ構造のＮＭＯＳＦＥＴ
につき説明したが、ＰＭＯＳＦＥＴに適用させてもよ
い。この場合、浅い接合のソースおよびドレインはＰ型
の不純物を導入して形成し、その下の中性領域を形成す
るためのイオン注入にはＮ型の不純物を用いる。
【０１０８】また、この実施の形態のＳＯＩＭＯＳＦＥ
Ｔの第１フィールド酸化膜および第２フィールド酸化膜
の形成を、第２の実施の形態と同様にして形成してもよ
い。
【０１０９】また、第３シリコン領域を、第３の実施の
形態のようにチャネル領域のチャネル幅（ゲート幅）方
向両側に設けてもよい。
【０１１０】上述した各実施の形態において、膜厚、不
純物濃度、電圧、温度、時間等を具体的に例示したが、
これらの数値例はこの発明を実施するための好適例に過
ぎず、したがって、この発明は、何らこれらの数値に限
定されるものではない。
【０１１１】
【発明の効果】上述した説明から明らかなように、この
発明のＳＯＩＭＯＳＦＥＴによれば、絶縁膜と、この絶
縁膜の表面に設けられた第１フィールド酸化膜と、この
第１フィールド酸化膜に囲まれた絶縁膜の表面に設けら
れている、チャネル領域、ソース領域およびドレイン領
域を有する第１シリコン領域と、絶縁膜の表面に第１シ
リコン領域と離間して設けられている、ボディコンタク
ト領域を有する第２シリコン領域と、第１シリコン領域
と第２シリコン領域との間の絶縁膜の表面に設けられた
第３シリコン領域と、この第３シリコン領域上に設けら
れていて、第１および第２シリコン領域を離間する第２
フィールド酸化膜とを含み、チャネル領域とボディコン
タクト領域とは第３シリコン領域を介して電気的に接続
されていることを特徴とする。
【０１１２】この構成によれば、２つのＳＯＩＭＯＳＦ
ＥＴすなわち素子間を絶縁膜に達するように設けられて
いる第１フィールド酸化膜によって分離することができ
る。したがって素子間の距離が短くなっても、これら素
子間にリークが発生するおそれはなくなる。また、チャ
ネル領域とボディコンタクト領域とは第３シリコン領域
を介して導通しているため、ＭＯＳＦＥＴの動作中に、
チャネル領域に発生するキャリアを、第３シリコン領域
からボディコンタクト領域へ流すことができる。したが
って、基板浮遊効果や寄生バイポーラ効果によるドレイ
ン耐圧の低下といった問題を回避できる。
【図面の簡単な説明】
【図１】第１の実施の形態のＳＯＩＭＯＳＦＥＴの構造
を概略的に示す平面図である。
【図２】図１の線分II−IIに沿ってＳＯＩＭＯＳＦＥＴ
を切断した切断面を概略的に示す図である。
【図３】図１の線分III −III に沿ってＳＯＩＭＯＳＦ
ＥＴを切断した切断面を概略的に示す図である。
【図４】（Ａ）〜（Ｃ）は、第１の実施の形態の説明に
供する概略的な製造工程図である。
【図５】（Ａ）〜（Ｃ）は、第１の実施の形態の説明に
供する図４に続く製造工程図である。
【図６】（Ａ）〜（Ｃ）は、図４の線分VI−VIに沿って
切った断面図であり、製造工程図である。
【図７】（Ａ）〜（Ｃ）は、図５の線分VII −VII に沿
って切った断面図であり、図６に続く製造工程図であ
る。
【図８】（Ａ）〜（Ｄ）は、第２の実施の形態のＳＯＩ
ＭＯＳＦＥＴの概略的な製造工程図である。
【図９】（Ａ）〜（Ｄ）は、第２の実施の形態のＳＯＩ
ＭＯＳＦＥＴの概略的な製造工程図であり、図８の線分
IX−IXに沿って切った切り口の断面図である。
【図１０】第３の実施の形態のＳＯＩＭＯＳＦＥＴを上
から見た平面図である。
【図１１】図１０の線分XI−XIに沿って切った切り口の
断面図である。
【図１２】図１０の線分XII −XII に沿って切った切り
口の断面図である。
【図１３】（Ａ）および（Ｂ）は、第３の実施の形態の
説明に供する概略的な平面図である。
【図１４】第４の実施の形態のＳＯＩＭＯＳＦＥＴを上
から見た平面図である。
【図１５】図１４の線分XV−XVに沿って切った切り口の
断面図である。
【図１６】（Ａ）〜（Ｄ）は、第４の実施の形態のＳＯ
ＩＭＯＳＦＥＴの主要な製造工程図である。
【図１７】（Ａ）は、従来のＳＯＩＭＯＳＦＥＴを上か
ら見た平面図であり、（Ｂ）は、（Ａ）の線分β−βに
沿って切った断面図であり、（Ｃ）は、（Ａ）の線分γ
−γに沿って切った断面図である。
【符号の説明】
１０，１００：シリコン基板 １１，１０１：絶縁膜（埋め込み酸化膜） １３，１１５：第１フィールド酸化膜 １５，１０５：チャネル領域 １７，１１１：ソース領域 １９，１１３：ドレイン領域 ２１：第１シリコン領域 ２２，１１９：ボディコンタクト領域 ２３：第２シリコン領域 ２５：第３シリコン領域 ２７：第２フィールド酸化膜 ２９，１０９：ゲート酸化膜 ３１，１０７：ゲート電極 ４１：シリコン本体層 ４３：ＳｉＯ2 膜 ４３ａ：（残存する）ＳｉＯ2 膜 ４５：窒化シリコン膜 ４５ａ：（残存する）窒化シリコン膜 ４７：素子形成領域 ４９：窒化シリコン層 ５０：開口部 ５０ａ：第１開口 ５０ｂ：第２開口 ５１：予備フィールド酸化膜 ５２：開口部分 ５２ａ：第３開口 ５２ｂ：第４開口 ５３ａ：ソース領域のサイドウォール ５３ｂ：ドレイン領域のサイドウォール ５５：ソース領域の第１領域部分（浅い接合のソース） ５７：ソース領域の第２領域部分（第１中性領域） ５９：ドレイン領域の第１領域部分（浅い接合のドレイ
ン） ６１：ドレイン領域の第２領域部分（第２中性領域） ６３：ソース ６５：ドレイン １０３：半導体層（シリコン層） １１７：薄いシリコン層

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 絶縁膜と、 該絶縁膜の表面に設けられた第１フィールド酸化膜と、 該第１フィールド酸化膜に囲まれた前記絶縁膜の表面に
    設けられている、チャネル領域、ソース領域およびドレ
    イン領域を有する第１シリコン領域と、 前記絶縁膜の表面に前記第１シリコン領域と離間して設
    けられている、ボディコンタクト領域を有する第２シリ
    コン領域と、 前記第１シリコン領域と前記第２シリコン領域との間の
    前記絶縁膜の表面に設けられた第３シリコン領域と、 該第３シリコン領域上に設けられていて、前記第１およ
    び第２シリコン領域を離間する第２フィールド酸化膜と
    を含み、 前記チャネル領域と前記ボディコンタクト領域とは前記
    第３シリコン領域を介して電気的に接続されていること
    を特徴とするＳＯＩＭＯＳＦＥＴ。
  2. 【請求項２】 請求項１に記載のＳＯＩＭＯＳＦＥＴに
    おいて、 前記第３シリコン領域および第２フィールド酸化膜は、
    前記チャネル領域のチャネル幅方向の一方の側に接して
    設けられていることを特徴とするＳＯＩＭＯＳＦＥＴ。
  3. 【請求項３】 請求項１に記載のＳＯＩＭＯＳＦＥＴに
    おいて、 前記第３シリコン領域および第２フィールド酸化膜は、
    前記チャネル領域のチャネル幅方向両側に接して設けら
    れていることを特徴とするＳＯＩＭＯＳＦＥＴ。
  4. 【請求項４】 請求項１〜３のいずれか一項に記載のＳ
    ＯＩＭＯＳＦＥＴにおいて、 前記チャネル領域は第２導電型の領域であり、前記ソー
    ス領域およびドレイン領域は第１導電型の領域であり、
    前記ボディコンタクト領域は第２導電型の領域であり、
    前記第３シリコン領域は第２導電型の領域であることを
    特徴とするＳＯＩＭＯＳＦＥＴ。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載のＳ
    ＯＩＭＯＳＦＥＴにおいて、 さらに、前記チャネル領域上にゲート酸化膜を介して形
    成されているゲート電極と、 該ゲート電極のゲート長方向の両側に設けられているサ
    イドウォールと、 前記ソース領域の前記サイドウォールの下の第１領域部
    分に形成されている第１導電型の浅い接合のソースと、 前記ソース領域の該浅い接合のソースの下の第２領域部
    分に形成されている第２導電型の第１中性領域と、 前記ドレイン領域の前記サイドウォールの下の第１領域
    部分に形成されている第１導電型の浅い接合のドレイン
    と、 前記ドレイン領域の該浅い接合のドレインの下の第２領
    域部分に形成されている第２導電型の第２中性領域とを
    具えており、 前記第１中性領域および第２中性領域は前記第３シリコ
    ン領域と電気的に接続されていて、 前記ソース領域の第１および第２領域部分以外の領域を
    第１導電型のソースとし、および前記ドレイン領域の第
    １および第２領域部分以外の領域を第１導電型のドレイ
    ンとして形成してあり、および、 前記チャネル領域を第２導電型のチャネル領域として形
    成してあることを特徴とするＳＯＩＭＯＳＦＥＴ。
  6. 【請求項６】 ＳＯＩＭＯＳＦＥＴを製造するにあた
    り、 絶縁膜上に形成されたシリコン本体層に対して、素子形
    成領域を残して選択酸化を行うことによって前記絶縁膜
    に達する第１フィールド酸化膜を形成する工程と、 前記素子形成領域の一部分を熱酸化して、前記素子形成
    領域を第１シリコン領域と第２シリコン領域とに分け、
    かつ前記素子形成領域の一部分のシリコン本体層を、キ
    ャリアが通過できるような厚さの第３シリコン領域とし
    て残存させる第２フィールド酸化膜を形成する工程と、 前記第１シリコン領域にチャネル領域、ソース領域およ
    びドレイン領域を形成し、前記第２シリコン領域にボデ
    ィコンタクト領域を形成する工程とを含むことを特徴と
    するＳＯＩＭＯＳＦＥＴの製造方法。
  7. 【請求項７】 請求項６に記載のＳＯＩＭＯＳＦＥＴの
    製造方法において、 前記第３シリコン領域を、少なくとも前記チャネル領域
    のチャネル幅方向の一方の側に接するように形成するこ
    とを特徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  8. 【請求項８】 請求項６に記載のＳＯＩＭＯＳＦＥＴの
    製造方法において、 前記第３シリコン領域を、前記チャネル領域のチャネル
    幅方向の一方の側に接する領域と、前記チャネル領域の
    他方の側に接する領域として、２つ形成することを特徴
    とするＳＯＩＭＯＳＦＥＴの製造方法。
  9. 【請求項９】 請求項６に記載のＳＯＩＭＯＳＦＥＴの
    製造方法において、 前記シリコン本体層を第２導電型の層とし、前記ソース
    領域およびドレイン領域を、前記第１シリコン領域に対
    して第１導電型の不純物を注入することによって形成す
    ることを特徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  10. 【請求項１０】 請求項６に記載のＳＯＩＭＯＳＦＥＴ
    の製造方法において、 前記第２フィールド酸化膜は、後に行われる前記ソース
    領域およびドレイン領域の形成で、前記第１シリコン領
    域に注入される前記第１導電型の不純物が、前記第１シ
    リコン領域に接する第３シリコン領域にまで到達するこ
    とのないような厚さを有する膜として形成することを特
    徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  11. 【請求項１１】 請求項６〜１０のいずれか一項に記載
    のＳＯＩＭＯＳＦＥＴの製造方法において、 前記チャネル領域上にゲート酸化膜を形成し、該ゲート
    酸化膜上にゲート電極を形成した後、前記ソース領域に
    浅い接合のソース、およびドレイン領域に浅い接合のド
    レインをそれぞれ第１導電型不純物イオンを注入するこ
    とにより形成する工程と、 前記ソース領域およびドレイン領域に第２導電型不純物
    イオンを、前記第１導電型不純物イオンの注入よりも高
    いエネルギーで以て注入することによって、前記浅い接
    合のソースおよび浅い接合のドレインの下の領域に第２
    導電型の中性領域を形成する工程と、 前記ゲート電極のゲート長方向の両側にサイドウォール
    を形成する工程と、 前記サイドウォールから露出している前記浅い接合のソ
    ースおよび浅い接合のドレインに第１導電型不純物イオ
    ンを注入することによって、前記サイドウォールから露
    出している前記浅い接合のソースおよび浅い接合のドレ
    インと前記中性領域とを、ソースおよびドレインに変え
    る工程とを含むことを特徴とするＳＯＩＭＯＳＦＥＴの
    製造方法
  12. 【請求項１２】 ＳＯＩＭＯＳＦＥＴを製造するにあた
    り、 絶縁膜上に形成されたシリコン本体層に対して、素子形
    成領域を残して選択酸化を行って予備フィールド酸化膜
    を形成する工程と、 前記素子形成領域の一部分および前記予備フィールド酸
    化膜に対して熱酸化を行うことによって、予備フィール
    ド酸化膜を前記絶縁膜に達する第１フィールド酸化膜に
    変え、かつ前記素子形成領域の一部分に、前記素子分離
    領域を第１シリコン領域と第２シリコン領域とに離間す
    る第２フィールド酸化膜と、該第２フィールド酸化膜の
    下に残存するシリコン本体層で以て第３シリコン領域と
    を形成する工程と、 前記第１シリコン領域にチャネル領域、ソース領域およ
    びドレイン領域を形成し、前記第２シリコン領域にボデ
    ィコンタクト領域を形成する工程とを含んでいることを
    特徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  13. 【請求項１３】 請求項１２に記載のＳＯＩＭＯＳＦＥ
    Ｔの製造方法において、 前記第３シリコン領域を、少なくとも前記チャネル領域
    のチャネル幅方向の一方の側に接するように形成するこ
    とを特徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  14. 【請求項１４】 請求項１２に記載のＳＯＩＭＯＳＦＥ
    Ｔの製造方法において、 前記第３シリコン領域を、前記チャネル領域のチャネル
    幅方向の一方の側に接する領域と、前記チャネル領域の
    他方の側に接する領域として、２つ形成することを特徴
    とするＳＯＩＭＯＳＦＥＴの製造方法。
  15. 【請求項１５】 請求項１２に記載のＳＯＩＭＯＳＦＥ
    Ｔの製造方法において、 前記シリコン本体層を第２導電型の層とし、前記ソース
    領域およびドレイン領域を、前記第１シリコン領域に対
    して第１導電型の不純物を注入することによって形成す
    ることを特徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  16. 【請求項１６】 請求項１２に記載のＳＯＩＭＯＳＦＥ
    Ｔの製造方法において、 前記第２フィールド酸化膜は、後に行われる前記ソース
    領域およびドレイン領域の形成で、前記第１シリコン領
    域に注入される前記第１導電型の不純物が、前記第１シ
    リコン領域に接する第３シリコン領域にまで到達するこ
    とのないような厚さを有する膜として形成することを特
    徴とするＳＯＩＭＯＳＦＥＴの製造方法。
  17. 【請求項１７】 請求項１２〜１６のいずれか一項に記
    載のＳＯＩＭＯＳＦＥＴの製造方法において、 さらに、前記チャネル領域上にゲート酸化膜を形成し、
    該ゲート酸化膜上にゲート電極を形成した後、前記ソー
    ス領域に浅い接合のソース、およびドレイン領域に浅い
    接合のドレインをそれぞれ第１導電型不純物イオンを注
    入することにより形成する工程と、 前記ソース領域およびドレイン領域に第２導電型不純物
    イオンを、前記第１導電型不純物イオンの注入よりも高
    いエネルギーで以て注入することによって、前記浅い接
    合のソースおよび浅い接合のドレインの下の領域に第２
    導電型の中性領域を形成する工程と、 前記ゲート電極のゲート長方向の両側にサイドウォール
    を形成する工程と、 前記サイドウォールから露出している前記浅い接合のソ
    ースおよび浅い接合のドレインに第１導電型不純物イオ
    ンを注入することによって、前記サイドウォールから露
    出している前記浅い接合のソースおよび浅い接合のドレ
    インと前記中性領域とを、ソースおよびドレインに変え
    る工程とを含むことを特徴とするＳＯＩＭＯＳＦＥＴの
    製造方法
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