JPH1126900A - プリント配線基板及びそれを用いた電子装置 - Google Patents
プリント配線基板及びそれを用いた電子装置Info
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
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- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 プリント配線基板を用いた電子装置におい
て、設計開発工数及び部材を低減する。プリント配線基
板を共有しても、電気的特性の劣化を防止する。 【解決手段】 同一プリント配線基板上に複数個の半導
体装置を実装し、それぞれをプリント配線で接続して２
クロックモジュールもしくは４クロックモジュールを構
成し得る電子装置であって、前記２クロックモジュール
と４クロックモジュールの回路の複数の接続先に一つの
入力信号を切替えて送る信号切替手段を設けたものであ
る。
て、設計開発工数及び部材を低減する。プリント配線基
板を共有しても、電気的特性の劣化を防止する。 【解決手段】 同一プリント配線基板上に複数個の半導
体装置を実装し、それぞれをプリント配線で接続して２
クロックモジュールもしくは４クロックモジュールを構
成し得る電子装置であって、前記２クロックモジュール
と４クロックモジュールの回路の複数の接続先に一つの
入力信号を切替えて送る信号切替手段を設けたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明はプリント配線基板及
びそれを用いた電子装置に関し、特に、メモリモジュー
ルに適用して有効な技術に関するものである。
びそれを用いた電子装置に関し、特に、メモリモジュー
ルに適用して有効な技術に関するものである。
【０００２】
【従来の技術】従来、プリント配線基板上に複数個の記
憶装置（メモリ）を実装し、それぞれをプリント配線で
接続して構成される２クロックメモリモジュールがあ
る。この２クロックメモリモジュールでは、中央部分に
クロック端子が設けられるように規格で決められてい
る。
憶装置（メモリ）を実装し、それぞれをプリント配線で
接続して構成される２クロックメモリモジュールがあ
る。この２クロックメモリモジュールでは、中央部分に
クロック端子が設けられるように規格で決められてい
る。
【０００３】また、プリント配線基板上に複数個のメモ
リ装置を実装し、それぞれをプリント配線で接続して構
成される４クロックメモリモジュールがある。この４ク
ロックメモリモジュールでは、クロック端子４個が規格
によって決められた位置にそれぞれ個別に設けられてい
る。
リ装置を実装し、それぞれをプリント配線で接続して構
成される４クロックメモリモジュールがある。この４ク
ロックメモリモジュールでは、クロック端子４個が規格
によって決められた位置にそれぞれ個別に設けられてい
る。
【０００４】
【発明が解決しようとする課題】本発明者は、前記従来
技術を検討した結果、以下の問題点を見いだした。
技術を検討した結果、以下の問題点を見いだした。
【０００５】すなわち、前記従来の２クロックモジュー
ルの場合、中央部分にクロック端子があるので、４クロ
ックモジュールのクロック端子を共有させようとした場
合、配線接続距離が長くなり、電気的特性が劣化すると
いう問題があった。例えば、同期がとれなくなるという
問題があった。
ルの場合、中央部分にクロック端子があるので、４クロ
ックモジュールのクロック端子を共有させようとした場
合、配線接続距離が長くなり、電気的特性が劣化すると
いう問題があった。例えば、同期がとれなくなるという
問題があった。
【０００６】また、２クロックモジュールと４クロック
モジュールとを別々のプリント配線基板を用いると、そ
の別々のプリント配線基板を用いた分だけ部材が増加す
るという問題があった。また、設計開発の工数が増加す
るという問題があった。
モジュールとを別々のプリント配線基板を用いると、そ
の別々のプリント配線基板を用いた分だけ部材が増加す
るという問題があった。また、設計開発の工数が増加す
るという問題があった。
【０００７】本発明の目的は、プリント配線基板を用い
た電子装置において、設計開発工数及び装置構成部材を
低減することが可能な技術を提供することにある。
た電子装置において、設計開発工数及び装置構成部材を
低減することが可能な技術を提供することにある。
【０００８】本発明の他の目的は、プリント配線基板を
共有しても、電気的特性の劣化を防止することが可能な
技術を提供することにある。
共有しても、電気的特性の劣化を防止することが可能な
技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１１】（１）同一プリント配線基板上に複数個の
半導体装置を実装し、それぞれをプリント配線で接続し
て２クロックモジュールもしくは４クロックモジュール
を構成し得るプリント配線基板であって、前記２クロッ
クモジュールと４クロックモジュールの配線回路の複数
の接続先に一つの入力信号を切替えて送る信号切替手段
を実装し得る配線端子を設けたものである。
半導体装置を実装し、それぞれをプリント配線で接続し
て２クロックモジュールもしくは４クロックモジュール
を構成し得るプリント配線基板であって、前記２クロッ
クモジュールと４クロックモジュールの配線回路の複数
の接続先に一つの入力信号を切替えて送る信号切替手段
を実装し得る配線端子を設けたものである。
【００１２】（２）同一プリント配線基板上に複数個の
半導体装置を実装し、それぞれをプリント配線で接続し
て２クロックモジュールもしくは４クロックモジュール
を構成し得る電子装置であって、前記２クロックモジュ
ールと４クロックモジュールの回路の複数の接続先に一
つの入力信号を切替えて送る信号切替手段を設けたもの
である。
半導体装置を実装し、それぞれをプリント配線で接続し
て２クロックモジュールもしくは４クロックモジュール
を構成し得る電子装置であって、前記２クロックモジュ
ールと４クロックモジュールの回路の複数の接続先に一
つの入力信号を切替えて送る信号切替手段を設けたもの
である。
【００１３】（３）同一プリント配線基板上に複数個の
記憶装置（メモリ）を実装し、それぞれをプリント配線
で接続して２クロックモジュールもしくは４クロックモ
ジュールを構成し得るメモリモジュールであって、前記
２クロックモジュールと４クロックモジュールの回路の
複数の接続先に同期信号を切替えて送る信号切替手段を
設けたものである。
記憶装置（メモリ）を実装し、それぞれをプリント配線
で接続して２クロックモジュールもしくは４クロックモ
ジュールを構成し得るメモリモジュールであって、前記
２クロックモジュールと４クロックモジュールの回路の
複数の接続先に同期信号を切替えて送る信号切替手段を
設けたものである。
【００１４】（４）前記信号切替手段は、抵抗素子もし
くはジャンパー素子（チップ）からなる。
くはジャンパー素子（チップ）からなる。
【００１５】前述した手段によれば、例えば、２クロッ
クモジュールの第２クロック端子と４クロックモジュー
ルの第１クロック端子とジャンパー素子（チップ）もし
くはダンピング抵抗素子の実装（搭載）位置で切替える
構造にすることにより、各々のクロック配線パターン長
を短く均一化できるので、電気的特性が優れ、かつ、２
クロックモジュールと４クロックモジュールのプリント
配線基板とを同一プリント配線基板で共有することがで
きる。
クモジュールの第２クロック端子と４クロックモジュー
ルの第１クロック端子とジャンパー素子（チップ）もし
くはダンピング抵抗素子の実装（搭載）位置で切替える
構造にすることにより、各々のクロック配線パターン長
を短く均一化できるので、電気的特性が優れ、かつ、２
クロックモジュールと４クロックモジュールのプリント
配線基板とを同一プリント配線基板で共有することがで
きる。
【００１６】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
施形態とともに詳細に説明する。
【００１７】なお、実施形態を説明する全図において、
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
【００１８】
【発明の実施の形態】図１は本発明の一実施形態による
メモリモジュールのプリント配線基板の全体の構成を示
す平面図であり、１はプリント配線基板（ＰＣＢ）、０
１〜０８はＤＲＡＭ等からなる半導体記憶装置（メモ
リ）の半導体集積回路装置（ＩＣ）、１９はコンデンサ
（ｃ）を実装するためのコンデンサ実装用パッド、２０
は２連の抵抗素子を実装するための２連抵抗素子実装用
パッド、２１，２２は本発明に係る２連抵抗素子実装用
パッドである。ＩＣ０１〜ＩＣ０８はプリント配線基板
１の表面側に実装（搭載）され、ＩＣ１１〜ＩＣ１８は
プリント配線基板１の裏面側に実装（搭載）される。Ｉ
Ｃ１１〜ＩＣ１８は図示していない。
メモリモジュールのプリント配線基板の全体の構成を示
す平面図であり、１はプリント配線基板（ＰＣＢ）、０
１〜０８はＤＲＡＭ等からなる半導体記憶装置（メモ
リ）の半導体集積回路装置（ＩＣ）、１９はコンデンサ
（ｃ）を実装するためのコンデンサ実装用パッド、２０
は２連の抵抗素子を実装するための２連抵抗素子実装用
パッド、２１，２２は本発明に係る２連抵抗素子実装用
パッドである。ＩＣ０１〜ＩＣ０８はプリント配線基板
１の表面側に実装（搭載）され、ＩＣ１１〜ＩＣ１８は
プリント配線基板１の裏面側に実装（搭載）される。Ｉ
Ｃ１１〜ＩＣ１８は図示していない。
【００１９】図２は本実施形態のプリント配線基板（Ｐ
ＣＢ）上のクロック配線回路の概略構成を示す等価回路
図であり、Ｒ１〜Ｒ１０は抵抗素子、ＣＫ０〜ＣＫ３は
クロック端子である。前記抵抗素子Ｒ１〜Ｒ１０のうち
抵抗素子Ｒ３〜Ｒ６の実装用パッド２１，２２により、
２通りのＩＣの回路接続が選択できるようになってい
る。すなわち、前記抵抗素子実装用パッド２１，２２に
抵抗素子Ｒを実装することによって、２クロックモジュ
ールと４クロックモジュールとのクロック同期信号の切
替えが可能になっている。その構成を以下に説明する。
ＣＢ）上のクロック配線回路の概略構成を示す等価回路
図であり、Ｒ１〜Ｒ１０は抵抗素子、ＣＫ０〜ＣＫ３は
クロック端子である。前記抵抗素子Ｒ１〜Ｒ１０のうち
抵抗素子Ｒ３〜Ｒ６の実装用パッド２１，２２により、
２通りのＩＣの回路接続が選択できるようになってい
る。すなわち、前記抵抗素子実装用パッド２１，２２に
抵抗素子Ｒを実装することによって、２クロックモジュ
ールと４クロックモジュールとのクロック同期信号の切
替えが可能になっている。その構成を以下に説明する。
【００２０】本実施形態のメモリモジュールにおいて
は、２クロックモジュールのクロック配線回路の接続
は、図２に示すように、クロック端子ＣＫ０を抵抗装置
Ｒ１，Ｒ２を介してＩＣ０１〜ＩＣ０４に接続する。ク
ロック端子ＣＫ２を抵抗素子Ｒ３，Ｒ４を介してＩＣ１
１〜Ｄ１４に接続し、抵抗素子Ｒ５，Ｒ６を介してＩＣ
０５〜ＩＣ０８に接続する。クロック端子ＣＫ１を抵抗
素子Ｒ７，Ｒ８を介してＩＣ０５〜ＩＣ０８に接続し、
クロック端子ＣＫ３を抵抗素子Ｒ９，Ｒ１０を介してＩ
Ｃ１５〜ＩＣ１８に接続する。
は、２クロックモジュールのクロック配線回路の接続
は、図２に示すように、クロック端子ＣＫ０を抵抗装置
Ｒ１，Ｒ２を介してＩＣ０１〜ＩＣ０４に接続する。ク
ロック端子ＣＫ２を抵抗素子Ｒ３，Ｒ４を介してＩＣ１
１〜Ｄ１４に接続し、抵抗素子Ｒ５，Ｒ６を介してＩＣ
０５〜ＩＣ０８に接続する。クロック端子ＣＫ１を抵抗
素子Ｒ７，Ｒ８を介してＩＣ０５〜ＩＣ０８に接続し、
クロック端子ＣＫ３を抵抗素子Ｒ９，Ｒ１０を介してＩ
Ｃ１５〜ＩＣ１８に接続する。
【００２１】そして、抵抗素子Ｒ５，Ｒ６以外の抵抗素
子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ７，Ｒ８，Ｒ９，Ｒ１０
を介してＩＣ０１〜ＩＣ０８，ＩＣ１１〜ＩＣ１８に配
線接続すると、クロック端子ＣＫ０は抵抗素子Ｒ１，Ｒ
２を介してＩＣ０１〜ＩＣ０４に接続し、クロック端子
ＣＫ２は抵抗素子Ｒ３，Ｒ４を介してＩＣ１１〜ＩＣ１
４に接続し、クロック端子ＣＫ１を抵抗素子Ｒ７，Ｒ８
を介してＩＣ０５〜Ｄ０８に接続し、クロック端子ＣＫ
３を抵抗素子Ｒ９，Ｒ１０を介してＩＣ１５〜Ｄ１８に
接続することになるので、４クロックモジュールのクロ
ック配線回路の接続ができる。
子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ７，Ｒ８，Ｒ９，Ｒ１０
を介してＩＣ０１〜ＩＣ０８，ＩＣ１１〜ＩＣ１８に配
線接続すると、クロック端子ＣＫ０は抵抗素子Ｒ１，Ｒ
２を介してＩＣ０１〜ＩＣ０４に接続し、クロック端子
ＣＫ２は抵抗素子Ｒ３，Ｒ４を介してＩＣ１１〜ＩＣ１
４に接続し、クロック端子ＣＫ１を抵抗素子Ｒ７，Ｒ８
を介してＩＣ０５〜Ｄ０８に接続し、クロック端子ＣＫ
３を抵抗素子Ｒ９，Ｒ１０を介してＩＣ１５〜Ｄ１８に
接続することになるので、４クロックモジュールのクロ
ック配線回路の接続ができる。
【００２２】このように、２クロックモジュールと４ク
ロックモジュールの配線回路の複数の接続先に一つの同
期信号（入力信号）を切替えて送る信号切替手段を実装
し得る配線端子を設けて、抵抗素子もしくはジャンパー
素子で必要に応じて選択接続することにより、プリント
配線基板を共有するので、設計開発工数及び装置構成部
材を低減することができる。また、図３（クロック配線
回路の模式図）に示すように、２クロックモジュールと
４クロックモジュールのプリント配線基板とを同一プリ
ント配線基板１で共有しても、各々のクロック配線パタ
ーン長を短く均一化できる。
ロックモジュールの配線回路の複数の接続先に一つの同
期信号（入力信号）を切替えて送る信号切替手段を実装
し得る配線端子を設けて、抵抗素子もしくはジャンパー
素子で必要に応じて選択接続することにより、プリント
配線基板を共有するので、設計開発工数及び装置構成部
材を低減することができる。また、図３（クロック配線
回路の模式図）に示すように、２クロックモジュールと
４クロックモジュールのプリント配線基板とを同一プリ
ント配線基板１で共有しても、各々のクロック配線パタ
ーン長を短く均一化できる。
【００２３】図４は図１の点線で囲んだＸ部分の拡大平
面図であり、図５は図１の点線で囲んだＹ部分の拡大平
面図である。図４及び図５において、２３はプリント配
線、２４はスルーホール、２５はリード端子である。ク
ロック端子ＣＫ０〜ＣＫ３は、図４及び図５に示すよう
に、クロック端子ＣＫ０とＣＫ２、クロック端子ＣＫ１
とＣＫ３が隣接して設けられている。
面図であり、図５は図１の点線で囲んだＹ部分の拡大平
面図である。図４及び図５において、２３はプリント配
線、２４はスルーホール、２５はリード端子である。ク
ロック端子ＣＫ０〜ＣＫ３は、図４及び図５に示すよう
に、クロック端子ＣＫ０とＣＫ２、クロック端子ＣＫ１
とＣＫ３が隣接して設けられている。
【００２４】次に、本実施形態のプリント配線基板（Ｐ
ＣＢ）１の製造方法について図６及び図７を用いて簡単
に説明する。図６（ａ），（ｂ）及び図７（ａ），
（ｂ）に示す各配線パターンは、従来から公知の通常の
プリント配線基板の製造方法で作製する。次に、図６
（ａ）に示す配線パターンを第一層とし、その上に図６
（ｂ）に示す配線パターンを第二層として重ねて積層
し、その第二層の上に図７（ａ）に示す配線パターンを
積層し、さらに、図７（ｂ）に示す配線パターンを積層
して本実施形態のプリント配線基板（ＰＣＢ）１が完成
する。
ＣＢ）１の製造方法について図６及び図７を用いて簡単
に説明する。図６（ａ），（ｂ）及び図７（ａ），
（ｂ）に示す各配線パターンは、従来から公知の通常の
プリント配線基板の製造方法で作製する。次に、図６
（ａ）に示す配線パターンを第一層とし、その上に図６
（ｂ）に示す配線パターンを第二層として重ねて積層
し、その第二層の上に図７（ａ）に示す配線パターンを
積層し、さらに、図７（ｂ）に示す配線パターンを積層
して本実施形態のプリント配線基板（ＰＣＢ）１が完成
する。
【００２５】以上の説明からわかるように、本実施形態
のメモリモジールによれば、前記図２に示した抵抗素子
Ｒ１〜Ｒ１０の実装用パッドのうち抵抗素子Ｒ３〜Ｒ６
の実装用パッドにそれぞれ所定の抵抗素子を実装するこ
とによって２クロックモジュールもしくは４クロックモ
ジュールのそれぞれのクロック配線回路の接続ができ、
２クロックモジュールと４クロックモジュールのプリン
ト配線基板とを同一プリント配線基板で共有することが
できる。また、２クロックモジュールと４クロックモジ
ュールのプリント配線基板とを同一プリント配線基板で
共有しても、各々のクロック配線パターン長を短く均一
化できるので、電気的特性の劣化を防止することがで
き、電気的特性が優れたものが得られる。これにより、
プリント配線基板を用いたメモリモジュールにおいて、
設計開発工数及び部材を低減することができる。また、
プリント配線基板を共有しても、電気特性の劣下を防止
することができる。
のメモリモジールによれば、前記図２に示した抵抗素子
Ｒ１〜Ｒ１０の実装用パッドのうち抵抗素子Ｒ３〜Ｒ６
の実装用パッドにそれぞれ所定の抵抗素子を実装するこ
とによって２クロックモジュールもしくは４クロックモ
ジュールのそれぞれのクロック配線回路の接続ができ、
２クロックモジュールと４クロックモジュールのプリン
ト配線基板とを同一プリント配線基板で共有することが
できる。また、２クロックモジュールと４クロックモジ
ュールのプリント配線基板とを同一プリント配線基板で
共有しても、各々のクロック配線パターン長を短く均一
化できるので、電気的特性の劣化を防止することがで
き、電気的特性が優れたものが得られる。これにより、
プリント配線基板を用いたメモリモジュールにおいて、
設計開発工数及び部材を低減することができる。また、
プリント配線基板を共有しても、電気特性の劣下を防止
することができる。
【００２６】前記実施形態においては、プリント配線基
板を用いたメモリモジュールに本発明を適用した例で説
明したが、本発明のプリント配線基板は他の電子装置に
も適用できることは容易に推考し得るであろう。
板を用いたメモリモジュールに本発明を適用した例で説
明したが、本発明のプリント配線基板は他の電子装置に
も適用できることは容易に推考し得るであろう。
【００２７】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、以
下の通りである。
的なものによって得られる効果を簡単に説明すれば、以
下の通りである。
【００２９】本発明によれば、プリント配線基板を用い
た電子装置において、プリント配線基板を共有するの
で、設計開発工数及び装置構成部材を低減することがで
きる。また、プリント配線基板を共有しても、電気的特
性の劣化を防止することができる。
た電子装置において、プリント配線基板を共有するの
で、設計開発工数及び装置構成部材を低減することがで
きる。また、プリント配線基板を共有しても、電気的特
性の劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるメモリモジュールの
プリント配線基板の全体の概略構成を示す平面図であ
る。
プリント配線基板の全体の概略構成を示す平面図であ
る。
【図２】本実施形態のメモリモジュールのプリント配線
基板におけるクロック配線回路の等価回路図である。
基板におけるクロック配線回路の等価回路図である。
【図３】本実施形態のプリント配線基板上のクロック配
線回路の概略構成を示す模式図である。
線回路の概略構成を示す模式図である。
【図４】図１の点線で囲んだＸ部分の拡大平面図であ
る。
る。
【図５】図１の点線で囲んだＹ部分の拡大平面図であ
る。
る。
【図６】本実施形態のプリント配線基板の製造方法を説
明するための図である。
明するための図である。
【図７】本実施形態のプリント配線基板の製造方法を説
明するための図である。
明するための図である。
１…プリント配線基板、０１〜０８，１１〜１８…記憶
装置（メモリＩＣ）、１９…コンデンサ実装用パッド、
２０…２連抵抗素子実装用パッド、２１，２２…２連抵
抗素子実装用パッド、２３…プリント配線、２４…スル
ーホール、２５…リード端子。
装置（メモリＩＣ）、１９…コンデンサ実装用パッド、
２０…２連抵抗素子実装用パッド、２１，２２…２連抵
抗素子実装用パッド、２３…プリント配線、２４…スル
ーホール、２５…リード端子。
Claims (6)
- 【請求項１】 同一プリント配線基板上に複数個の半導
体装置を実装し、それぞれをプリント配線で接続して２
クロックモジュールもしくは４クロックモジュールを構
成し得るプリント配線基板であって、前記２クロックモ
ジュールと４クロックモジュールの配線回路の複数の接
続先に一つの入力信号を切替えて送る信号切替手段を実
装し得る配線端子を設けたことを特徴とするプリント配
線基板。 - 【請求項２】 同一プリント配線基板上に複数個の半導
体装置を実装し、それぞれをプリント配線で接続して２
クロックモジュールもしくは４クロックモジュールを構
成し得る電子装置であって、前記２クロックモジュール
と４クロックモジュールの回路の複数の接続先に一つの
入力信号を切替えて送る信号切替手段を設けたことを特
徴とする電子装置。 - 【請求項３】 前記入力信号は同期信号であることを特
徴とする請求項２に記載の電子装置。 - 【請求項４】 前記信号切替手段は、抵抗素子もしくは
ジャンパー素子からなることを特徴とする請求項３に記
載のメモリモジュール。 - 【請求項５】 同一プリント配線基板上に複数個の記憶
装置を実装し、それぞれをプリント配線で接続して２ク
ロックモジュールもしくは４クロックモジュールを構成
し得るメモリモジュールであって、前記２クロックモジ
ュールと４クロックモジュールの回路の複数の接続先に
同期信号を切替えて送る信号切替手段を設けたことを特
徴とするメモリモジュール。 - 【請求項６】 前記信号切替手段は、抵抗素子もしくは
ジャンパー素子からなることを特徴とする請求項５に記
載のメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181999A JPH1126900A (ja) | 1997-07-08 | 1997-07-08 | プリント配線基板及びそれを用いた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181999A JPH1126900A (ja) | 1997-07-08 | 1997-07-08 | プリント配線基板及びそれを用いた電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126900A true JPH1126900A (ja) | 1999-01-29 |
Family
ID=16110561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181999A Pending JPH1126900A (ja) | 1997-07-08 | 1997-07-08 | プリント配線基板及びそれを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394160B2 (en) | 2005-02-02 | 2008-07-01 | Samsung Electronics Co., Ltd. | Printed wires arrangement for in-line memory (IMM) module |
-
1997
- 1997-07-08 JP JP9181999A patent/JPH1126900A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394160B2 (en) | 2005-02-02 | 2008-07-01 | Samsung Electronics Co., Ltd. | Printed wires arrangement for in-line memory (IMM) module |
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