JPH11273339A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブーストセンス方式をとるダイナミック型Ｒ
ＡＭ等の高速化及び低消費電力化を図る。 【解決手段】 ブーストセンス方式をとるダイナミック
型ＲＡＭ等において、センスアンプＳＡの各単位増幅回
路の非反転入出力ノードＳ０Ｔ及び反転入出力ノードＳ
０Ｂとブースト線ＢＳＴとの間に設けられる一対のブー
スト容量Ｃ１及びＣ２に対して、そのゲートが反転入出
力ノードＳ０Ｔ及び非反転入出力ノードＳ０Ｂに交差結
合された一対のＮチャンネルＭＯＳＦＥＴＮ８及びＮ９
を実質並列形態にそれぞれ設け、これらのＭＯＳＦＥＴ
を選択的にオン状態として、低電位側の読み出し信号に
対応する例えばブースト容量Ｃ２を選択的に短絡状態と
し、ブースト容量Ｃ１及びＣ２によるブースト時、低電
位側の読み出し信号に対応する反転入出力ノードＳ０Ｂ
の電位がブーストされるのを停止し、非反転及び反転入
出力ノード間の電位差を拡大して、その信号量を大きく
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ブーストセンス方式をとるダイナミック
型ＲＡＭ（ランダムアクセスメモリ）ならびにその高速
化及び低消費電力化に利用して特に有効な技術に関する
ものである。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるダイナミック型メモリセルを含むメ
モリアレイと、メモリアレイの各相補ビット線に対応し
て設けられる単位増幅回路を含むセンスアンプとを備え
るダイナミック型ＲＡＭ等の半導体記憶装置がある。ま
た、このようなダイナミック型ＲＡＭ等において、セン
スアンプを構成する各単位増幅回路の非反転及び反転入
出力ノードとブースト制御信号線との間に一対のブース
ト容量を設け、メモリアレイの選択ワード線に結合され
たメモリセルの微小読み出し信号が対応する相補ビット
線に出力された後、各単位増幅回路の非反転及び反転入
出力ノードの電位を押し上げることで、ダイナミック型
ＲＡＭ等の低電圧化を推進し、その読み出し動作を高速
化しうるいわゆるＣＡＢＳ方式（Ｃｈａｒｇｅ Ａｍｐ
ｌｉｆｙｉｎｇ−Ｂｏｏｓｔｅｄ Ｓｅｎｓｉｎｇ Ｓ
ｃｈｅｍｅ）等のブーストセンス方式が、例えば、１９
９７年５月、アイ・イー・イー・イー（ＩＥＥＥ） ジ
ャーナル オブ ソリッド・ステート サーキッツ（Ｊ
ＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲ
ＣＵＩＴＳ），ＶＯＬ．３２，Ｎｏ．５，第６４２頁〜
第６４８頁に記載されている。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記ＣＡＢＳ方式をとるダイナミック
型ＲＡＭの研究を進める中、次のような問題点に気付い
た。すなわち、ＣＡＢＳ方式のダイナミック型ＲＡＭ
は、図８に例示されるように、メモリアレイＡＲＹＬ及
びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびに
ＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ＋１個の単
位回路を含むセンスアンプＳＡを備え、これらの単位回
路のそれぞれは、一対のＣＭＯＳ（相補型ＭＯＳ）イン
バータが交差結合されてなる単位増幅回路を含む。セン
スアンプＳＡの各単位増幅回路の非反転入出力ノードＳ
０Ｔ〜ＳｎＴ（ここで、それが有効とされるとき選択的
にハイレベルとされるいわゆる非反転信号等について
は、その名称の末尾にＴを付して表す。以下同様）なら
びに反転入出力ノードＳ０Ｂ〜ＳｎＢ（ここで、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号等については、その名称の末尾にＢを付して表
す。以下同様）とブースト線ＢＳＴとの間には、一対の
ブースト容量Ｃ５及びＣ６が設けられる。

【０００４】ブースト容量Ｃ５及びＣ６のドレイン・ソ
ース側電極が結合されるブースト線ＢＳＴは、図９に例
示されるように、通常接地電位ＶＳＳのようなロウレベ
ルとされ、例えばメモリアレイＡＲＹＬの選択ワード線
ＷＬ０に結合されたｎ＋１個のメモリセルの保持データ
に応じた微小読み出し信号が対応する相補ビット線ＢＬ
０＊〜ＢＬｎ＊（ここで、例えば非反転ビット線ＢＬ０
Ｔ及び反転ビット線ＢＬ０Ｂを、合わせて相補ビット線
ＢＬ０＊のように＊を付して表す。以下同様）つまりセ
ンスアンプＳＡの対応する単位増幅回路の相補入出力ノ
ードＳ０＊〜Ｓｎ＊に出力され、しかもこれらの相補入
出力ノードと両側のメモリアレイＡＲＹＬ及びＡＲＹＲ
の相補ビット線ＢＬ０＊及びＢＲ０＊〜ＢＲｎ＊との間
に設けられたシェアドＭＯＳＦＥＴＮ４及びＮ５ならび
にＮＦ及びＮＧがすべてオフ状態とされた時点で、電源
電圧ＶＣＣのようなハイレベルとされる。ブースト容量
Ｃ５及びＣ６は、このブースト線ＢＳＴのハイレベルへ
の立ち上がりを受けて、各単位増幅回路の非反転入出力
ノードＳ０Ｔ〜ＳｎＴならびに反転入出力ノードＳ０Ｂ
〜ＳｎＢの電位を一斉に押し上げながらそのレベル差を
拡大させ、これによってセンスアンプの単位増幅回路の
増幅動作が高速化される。

【０００５】ところが、ブースト容量Ｃ５及びＣ６のブ
ースト動作により各単位増幅回路の相補入出力ノードＳ
０＊〜Ｓｎ＊の非反転及び反転入出力ノード間のレベル
差が拡大される量は、ブースト線ＢＳＴのハイレベルを
受けてブースト容量Ｃ５及びＣ６が逆バイアス状態とな
りその容量値が変化することを利用したものであり、そ
れほど大きな値とはならない。このため、相補入出力ノ
ードＳ０＊〜Ｓｎ＊の非反転入出力ノードの電位が上昇
し、プルアップ側のＰチャンネルＭＯＳＦＥＴのドレイ
ン・ソース間電圧が圧縮されることもあいまって、単位
増幅回路ひいてはダイナミック型ＲＡＭの動作が思うよ
うに高速化されない。

【０００６】この発明の目的は、ブーストセンス方式を
とるダイナミック型ＲＡＭ等の高速化及び低消費電力化
を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ブーストセンス方式をとるダ
イナミック型ＲＡＭ等において、センスアンプの各単位
増幅回路の非反転及び反転入出力ノードとブースト線と
の間に設けられる一対のブースト容量に対して、そのゲ
ートが反転及び非反転入出力ノードに交差結合された一
対のＮチャンネルＭＯＳＦＥＴを実質並列形態に設け、
これらのＭＯＳＦＥＴを選択的にオン状態として、低電
位側の読み出し信号に対応するブースト容量を選択的に
短絡状態とする。

【０００９】上記した手段によれば、ブースト容量によ
るブースト時、単位増幅回路の低電位側の読み出し信号
に対応する入出力ノードの電位がブーストされるのを選
択的に停止し、非反転及び反転入出力ノード間の電位差
を拡大して、その信号量を大きくすることができ、これ
によって単位増幅回路の増幅動作を高速化することがで
きる。この結果、ダイナミック型ＲＡＭ等の動作を高速
化して、その動作電源を充分に低電圧化し、チップ温度
の上昇を抑えて、ダイナミック型ＲＡＭ等としてのリフ
レッシュ特性を大幅に改善することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、８個のメモリマット
ＭＡＴ０〜ＭＡＴ７を備える。また、ダイナミック型Ｒ
ＡＭはシェアドセンス方式を採り、メモリマットＭＡＴ
０〜ＭＡＴ７のそれぞれは、メモリマットＭＡＴ０に代
表して示されるように、センスアンプＳＡを挟む一対の
メモリアレイＡＲＹＬ及びＡＲＹＲと、これらのメモリ
アレイに対応して設けられるＸアドレスデコーダＸＤＬ
及びＸＤＲとを備える。メモリマットＭＡＴ０〜ＭＡＴ
７は、さらに両メモリアレイに共通に設けられるＹアド
レスデコーダＹＤと、ライトアンプＷＡ及びメインアン
プＭＡとを備える。

【００１２】メモリマットＭＡＴ０〜ＭＡＴ７を構成す
るメモリアレイＡＲＹＬ及びＡＲＹＲは、図の垂直方向
に平行して配置される所定数のワード線と、水平方向に
平行して配置される所定数組の相補ビット線とをそれぞ
れ含む。これらのワード線及び相補ビット線の交点に
は、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴ
からなる多数のダイナミック型メモリセルが格子状に配
置される。メモリアレイＡＲＹＬ及びＡＲＹＲの具体的
構成等については、後で詳細に説明する。

【００１３】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、そ
の下方において対応するＸアドレスデコーダＸＤＬ又は
ＸＤＲに結合され、それぞれ択一的に選択状態とされ
る。メモリマットＭＡＴ０〜ＭＡＴ７のＸアドレスデコ
ーダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢか
らｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが共通に
供給されるとともに、タイミング発生回路ＴＧから図示
されない内部制御信号ＸＧが共通に供給される。また、
ＸアドレスバッファＸＢには、外部のアクセス装置から
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＢは、ダイナミック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
０〜Ａｉを介して時分割的に供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘｉを形成し、メモリマットＭＡ
Ｔ０〜ＭＡＴ７のＸアドレスデコーダＸＤＬ及びＸＤＲ
に供給する。なお、ＸアドレスバッファＸＢから出力さ
れる最上位ビットの内部アドレス信号Ｘｉは、タイミン
グ発生回路ＴＧにも供給される。

【００１５】各メモリマットのＸアドレスデコーダＸＤ
Ｌ及びＸＤＲは、内部制御信号ＸＧがハイレベルとされ
かつ例えば最上位ビットの内部アドレス信号Ｘｉがロウ
レベル又はハイレベルとされることでそれぞれ選択的に
動作状態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコー
ドして、対応するメモリアレイＡＲＹＬ又はＡＲＹＲの
指定されたワード線を択一的に所定の選択レベルとす
る。

【００１６】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
メモリアレイＡＲＹＬ及びＡＲＹＲを構成する相補ビッ
ト線は、その内側においてセンスアンプＳＡの対応する
単位回路にそれぞれ結合される。センスアンプＳＡに
は、ＹアドレスデコーダＹＤから図示されないｎ＋１ビ
ットのビット線選択信号ＹＳ０〜ＹＳｎが供給されると
ともに、タイミング発生回路ＴＧからプリチャージ制御
信号ＰＣ，ブースト制御信号ＢＣ１及びＢＣ２，センス
アンプ駆動信号ＰＡ及びＰＡＢならびにシェアド制御信
号ＳＨＬ及びＳＨＲが供給される。また、Ｙアドレスデ
コーダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビ
ットの内部アドレス信号Ｙ０〜Ｙｉが供給されるととも
に、タイミング発生回路ＴＧから図示されない内部制御
信号ＹＧが供給される。さらに、ＹアドレスバッファＹ
Ｂには、アドレス入力端子Ａ０〜Ａｉを介してＹアドレ
ス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＹＬが供給される。

【００１７】ＹアドレスバッファＹＢは、ダイナミック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
０〜Ａｉを介して時分割的に供給されるＹアドレス信号
ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｉを形成し、メモリマットＭＡ
Ｔ０〜ＭＡＴ７のＹアドレスデコーダＹＤに供給する。
このとき、各メモリマットのＹアドレスデコーダＹＤ
は、内部制御信号ＹＧがハイレベルとされることで選択
的に動作状態とされ、ＹアドレスバッファＹＢから供給
される内部アドレス信号Ｙ０〜Ｙｉをデコードして、対
応するセンスアンプＳＡに対する上記ビット線選択信号
ＹＳ０〜ＹＳｎを択一的にハイレベルとする。

【００１８】メモリマットＭＡＴ０〜ＭＡＴ７の各セン
スアンプＳＡは、メモリアレイＡＲＹＬ及びＡＲＹＲの
各相補ビット線に対応して設けられる所定数の単位回路
を含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓ（相補型ＭＯＳ）インバータが交差結合されてなる単
位増幅回路と、Ｎチャンネル型の３個のプリチャージＭ
ＯＳＦＥＴが直並列結合されてなるビット線プリチャー
ジ回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥ
Ｔとを含む。センスアンプの各単位回路つまり各単位増
幅回路の相補入出力ノードは、その左側において、シェ
アド制御信号ＳＨＬを共通に受けるＮチャンネル型のシ
ェアドＭＯＳＦＥＴを介してメモリアレイＡＲＹＬの対
応する相補ビット線にそれぞれ結合され、その右側にお
いて、シェアド制御信号ＳＨＲを共通に受ける他のシェ
アドＭＯＳＦＥＴを介してメモリアレイＡＲＹＲの対応
する相補ビット線にそれぞれ結合される。

【００１９】なお、シェアド制御信号ＳＨＬ及びＳＨＲ
は、後述するように、ダイナミック型ＲＡＭが非選択状
態とされるときともに所定のハイレベルとされ、ダイナ
ミック型ＲＡＭが選択状態とされるときには、例えば２
ビットの内部アドレス信号Ｘ１及びＸｉに従ってそのい
ずれかが選択的に所定のロウレベルとされる。これによ
り、センスアンプＳＡの各単位回路の相補入出力ノード
は、ダイナミック型ＲＡＭが非選択状態とされるとき、
ともに対応するシェアドＭＯＳＦＥＴを介してメモリア
レイＡＲＹＬ及びＡＲＹＲの対応する相補ビット線にそ
れぞれ接続状態され、ダイナミック型ＲＡＭが選択状態
とされるときには、内部アドレス信号Ｘ１及びＸｉに従
ってそのいずれか一方から開放状態とされる。

【００２０】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
は、ダイナミック型ＲＡＭが非選択状態とされるときプ
リチャージ制御信号ＰＣのハイレベルを受けて選択的に
かつ一斉にオン状態となり、対応する単位回路の非反転
及び反転入出力ノードつまりはメモリアレイＡＲＹＬ及
びＡＲＹＲの各相補ビット線の非反転及び反転信号線を
電源電圧ＶＤＤ及び接地電位ＶＳＳ間の中間電圧ＨＶに
プリチャージする。

【００２１】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、センスアンプ駆動信号ＰＡのハイレベル
を受けて選択的にかつ一斉に動作状態とされ、メモリア
レイＡＲＹＬ又はＡＲＹＲの選択されたワード線に結合
される所定数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号をそれぞれ増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。また、各単位回路のスイッチＭＯＳＦＥＴは、Ｙア
ドレスデコーダＹＤから供給されるビット線選択信号Ｙ
Ｓ０〜ＹＳｎのハイレベルを受けて択一的にオン状態と
なり、センスアンプＳＡの対応する単位回路の相補入出
力ノードと相補共通データ線ＣＤ＊との間を選択的に接
続状態とする。

【００２２】この実施例において、センスアンプＳＡの
各単位回路は、相補入出力ノードＳ０＊〜Ｓｎ＊の非反
転及び反転入出力ノードとブースト線ＢＳＴとの間にそ
れぞれ設けられる一対のブースト容量と、ブースト制御
信号ＢＣ１及びＢＣを受けこれらのブースト容量ととも
にセルフブースト回路を構成する４個のＮチャンネルＭ
ＯＳＦＥＴとをそれぞれ含むが、このことを含むセンス
アンプＳＡの具体的構成及び動作等については、後で詳
細に説明する。

【００２３】メモリマットＭＡＴ０〜ＭＡＴ７の相補共
通データ線ＣＤ＊は、対応するライトアンプＷＡの出力
端子ならびにメインアンプＭＡの入力端子にそれぞれ共
通結合される。各メモリマットのライトアンプＷＡの入
力端子は、対応する書き込みデータバスＷＤＢ０〜ＷＤ
Ｂ７を介してデータ入力バッファＩＢの対応する単位回
路の出力端子に結合され、各メモリマットのメインアン
プＭＡの出力端子は、対応する読み出しデータバスＲＤ
Ｂ０〜ＲＤＢ７を介してデータ出力バッファＯＢの対応
する単位回路の入力端子に結合される。データ入力バッ
ファＩＢの各単位回路の入力端子ならびにデータ出力バ
ッファＯＢの各単位回路の出力端子は、対応するデータ
入出力端子Ｄ０〜Ｄ７にそれぞれ共通結合される。メモ
リマットＭＡＴ０〜ＭＡＴ７のライトアンプＷＡには、
タイミング発生回路ＴＧから内部制御信号ＷＰが共通に
供給され、データ出力バッファＯＢの各単位回路には、
図示されない内部制御信号ＯＣが共通に供給される。

【００２４】データ入力バッファＩＢの各単位回路は、
ダイナミック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入出力端子Ｄ０〜Ｄ７を介して入力さ
れる８ビットの書き込みデータを取り込み、保持すると
ともに、書き込みデータバスＷＤＢ０〜ＷＤＢ７を介し
て対応するメモリマットＭＡＴ０〜ＭＡＴ７のライトア
ンプＷＡに伝達する。このとき、各メモリマットのライ
トアンプＷＡは、内部制御信号ＷＰのハイレベルを受け
て選択的に動作状態とされ、データ入力バッファＩＢの
対応する単位回路から書き込みデータバスＷＤＢ０〜Ｗ
ＤＢ７を介して伝達される書き込みデータを所定の相補
書き込み信号とした後、相補共通データ線ＣＤ＊からセ
ンスアンプＳＡを介して対応するメモリアレイＡＲＹＬ
又はＡＲＹＲの選択された１個、合計８個のメモリセル
に書き込む。

【００２５】一方、メモリマットＭＡＴ０〜ＭＡＴ７メ
インアンプＭＡは、ダイナミック型ＲＡＭが読み出しモ
ードとされるとき、対応するメモリアレイＡＲＹＬ又は
ＡＲＹＲの選択された１個、合計８個のメモリセルから
相補共通データ線ＣＤ＊を介して出力される２値読み出
し信号をさらに増幅し、読み出しデータバスＲＤＢ０〜
ＲＤＢ７を介してデータ出力バッファＯＢの対応する単
位回路に伝達する。このとき、データ出力バッファＯＢ
の各単位回路は、内部制御信号ＯＣのハイレベルを受け
て選択的に動作状態とされ、対応するメインアンプＭＡ
から伝達される読み出し信号をデータ入出力端子Ｄ０〜
Ｄ７を介して出力する。

【００２６】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢと、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘｉとをもとに、上記各種の内部制御信号等を選択的に
形成して、ダイナミック型ＲＡＭの各部に供給する。

【００２７】図２には、図１のダイナミック型ＲＡＭに
含まれるメモリマットＭＡＴ０〜ＭＡＴ７のメモリアレ
イＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡの一
実施例の部分的な回路図が示されている。また、図３に
は、図２のメモリアレイＡＲＹＬ及びＡＲＹＲならびに
センスアンプＳＡの動作を説明するための一実施例の概
念図が示され、図４には、その一実施例の信号波形図が
示されている。以下、図２を中心に、メモリマットＭＡ
Ｔ０〜ＭＡＴ７を構成するメモリアレイＡＲＹＬ及びＡ
ＲＹＲならびにセンスアンプＳＡの具体的構成及び動作
ならびにその特徴について説明し、その過程で図３及び
図４を参照する。

【００２８】なお、図２では、一組のメモリアレイＡＲ
ＹＬ及びＡＲＹＲならびにセンスアンプＳＡを例に説明
が進められるが、メモリマットＭＡＴ０〜ＭＡＴ７が、
同様な構成のメモリアレイＡＲＹＬ及びＡＲＹＲならび
にセンスアンプＳＡをそれぞれ含むものであることは言
うまでもない。また、図３及び図４では、センスアンプ
ＳＡの左側に設けられるメモリアレイＡＲＹＬのワード
線ＷＬ０が択一的に選択状態とされる場合が例示され、
このワード線ＷＬ０と相補ビット線Ｂ０＊の交点に配置
されかつ論理“１”のデータを保持するメモリセルに着
目して動作の説明が進められる。以下の回路図におい
て、そのチャネル（バックゲート）部に矢印が付される
ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであって、矢
印の付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。

【００２９】図２において、メモリアレイＡＲＹＬは、
平行して配置されるｍ＋１本のワード線ＷＬ０〜ＷＬｍ
と、これらのワード線に直交しかつ互いに平行して配置
されるｎ＋１組の相補ビット線ＢＬ０＊〜ＢＬｎ＊とを
含む。これらのワード線及び相補ビット線の交点には、
情報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴ
Ｑａからなる（ｍ＋１）×（ｎ＋１）個のダイナミック
型メモリセルが格子配列される。メモリアレイＡＲＹＬ
の同一列に配置されるｍ＋１個のメモリセルの情報蓄積
キャパシタＣｓの一方の電極は、対応するアドレス選択
ＭＯＳＦＥＴＱａを介して相補ビット線ＢＬ０＊〜ＢＬ
ｎ＊の非反転又は反転信号線に所定の規則性をもって交
互に結合され、同一行に配置されるｎ＋１個のメモリセ
ルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、対応す
るワード線ＷＬ０〜ＷＬｍにそれぞれ共通結合される。
メモリアレイＡＲＹＬを構成するすべてのメモリセルの
情報蓄積キャパシタＣｓの他方の電極には、プレート電
圧として上記０．７５Ｖの中間電圧ＨＶが共通に供給さ
れる。

【００３０】同様に、メモリアレイＡＲＹＲは、平行し
て配置されるｍ＋１本のワード線ＷＲ０〜ＷＲｍと、直
交しかつ互いに平行して配置されるｎ＋１組の相補ビッ
ト線ＢＲ０＊〜ＢＲｎ＊とを含む。これらのワード線及
び相補ビット線の交点には、情報蓄積キャパシタＣｓ及
びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×
（ｎ＋１）個のダイナミック型メモリセルが格子配列さ
れる。メモリアレイＡＲＹＲの同一列に配置されるｍ＋
１個のメモリセルの情報蓄積キャパシタＣｓの一方の電
極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して
相補ビット線ＢＲ０＊〜ＢＲｎ＊の非反転又は反転信号
線に所定の規則性をもって交互に結合され、同一行に配
置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのゲートは、対応するワード線ＷＲ０〜ＷＲｍ
にそれぞれ共通結合される。メモリアレイＡＲＹＲを構
成するすべてのメモリセルの情報蓄積キャパシタＣｓの
他方の電極には、プレート電圧として中間電圧ＨＶが共
通に供給される。

【００３１】次に、センスアンプＳＡは、メモリアレイ
ＡＲＹＬ及びＡＲＹＲの相補ビット線ＢＬ０＊〜ＢＬｎ
＊ならびにＢＲ０＊〜ＢＲｎ＊に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路のそれぞれ
は、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭ
ＯＳＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３
及びＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路をそ
の基本構成要素とする。センスアンプＳＡの各単位回路
は、さらに、Ｎチャンネル型の３個のプリチャージＭＯ
ＳＦＥＴＮＡ〜ＮＣが直並列結合されてなるビット線プ
リチャージ回路と、Ｎチャンネル型の一対のスイッチＭ
ＯＳＦＥＴＮＤ及びＮＥと、Ｎチャンネル型の２組のシ
ェアドＭＯＳＦＥＴＮ４及びＮ５ならびにＮＦ及びＮＧ
とをそれぞれ含む。

【００３２】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
ＮＡ〜ＮＣのゲートには、タイミング発生回路ＴＧから
プリチャージ制御信号ＰＣが共通に供給され、プリチャ
ージＭＯＳＦＥＴＮＢ及びＮＣの共通結合されたソース
には、中間電圧ＨＶが供給される。また、各単位増幅回
路を構成するＰチャンネルＭＯＳＦＥＴＰ２及びＰ３の
ソースは、コモンソース線ＣＳＰ（第１のコモンソース
線）に共通結合され、ＮチャンネルＭＯＳＦＥＴＮ２及
びＮ３のソースは、コモンソース線ＣＳＮ（第２のコモ
ンソース線）に共通結合される。コモンソース線ＣＳＰ
は、そのゲートにセンスアンプ駆動信号ＰＡＢを受ける
Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ１を介して内部電
圧ＶＤＬ（高電位側動作電源）に結合され、コモンソー
ス線ＣＳＮは、そのゲートにセンスアンプ駆動信号ＰＡ
を受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ１を介し
て接地電位ＶＳＳ（低電位側動作電源）に結合される。

【００３３】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＮＤ及びＮＥの一方は、各単位回
路の相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転
入出力ノードにそれぞれ結合され、その他方は、相補共
通データ線ＣＤ＊の非反転及び反転信号線にそれぞれ共
通結合される。また、これらのスイッチＭＯＳＦＥＴＮ
Ｄ及びＮＥの共通結合されたゲートには、Ｙアドレスデ
コーダＹＤから対応するビット線選択信号ＹＳ０〜ＹＳ
ｎがそれぞれ供給される。各単位回路を構成するシェア
ドＭＯＳＦＥＴＮ４及びＮ５のゲートには、タイミング
発生回路ＴＧからシェアド制御信号ＳＨＬが共通に供給
され、シェアドＭＯＳＦＥＴＮＦ及びＮＧのゲートに
は、シェアド制御信号ＳＨＲが共通に供給される。

【００３４】この実施例において、センスアンプＳＡの
各単位回路は、さらに、そのゲート側電極が相補入出力
ノードＳ０＊〜Ｓｎ＊の非反転及び反転入出力ノードに
それぞれ結合される一対のブースト容量Ｃ１及びＣ２
と、これらのブースト容量に対してＮチャンネルＭＯＳ
ＦＥＴＮ７（第２のスイッチ手段）を介して実質並列形
態に設けられる一対のＮチャンネルＭＯＳＦＥＴＮ８
（第１のＭＯＳＦＥＴ）及びＮ９（第２のＭＯＳＦＥ
Ｔ）とをそれぞれ含む。ブースト容量Ｃ１及びＣ２のド
レイン・ソース側電極は、内部ノードｎａ（第１の内部
ノード）に共通結合され、さらにＮチャンネルＭＯＳＦ
ＥＴＮ６（第１のスイッチ手段）を介してブースト線Ｂ
ＳＴに結合される。ＭＯＳＦＥＴＮ６のゲートには、タ
イミング発生回路ＴＧからブースト制御信号ＢＣ１が共
通に供給され、ＭＯＳＦＥＴＮ７のゲートには、ブース
ト制御信号ＢＣ２が共通に供給される。また、ＭＯＳＦ
ＥＴＮ８及びＮ９のゲートは、相補入出力ノードＳ０＊
〜Ｓｎ＊の反転及び非反転信号線にそれぞれ共通結合さ
れ、いわゆる交差結合される。

【００３５】ここで、プリチャージ制御信号ＰＣは、特
に制限されないが、図４に示されるように、通常つまり
ダイナミック型ＲＡＭが非選択状態とされるとき電源電
圧ＶＣＣのようなハイレベルとされ、ダイナミック型Ｒ
ＡＭが選択状態とされると所定のタイミングで接地電位
ＶＳＳのようなロウレベルとされる。また、シェアド制
御信号ＳＨＬ及びＳＨＲは、通常ともに電源電圧ＶＣＣ
のようなハイレベルとされ、ダイナミック型ＲＡＭが選
択状態とされると、まず最上位ビットの内部アドレス信
号Ｘｉに従ってそのいずれか一方、つまり例えばシェア
ド制御信号ＳＨＲが接地電位ＶＳＳのようなロウレベル
とされる。また、その他方、つまり例えばシェアド制御
信号ＳＨＬは、メモリアレイＡＲＹＬの選択ワード線に
結合されたｎ＋１個のメモリセルの微小読み出し信号が
相補入出力ノードＳ０＊〜Ｓｎ＊に出力され終わった時
点で接地電位ＶＳＳのようなロウレベルとされた後、各
単位増幅回路の増幅動作が終了した時点で内部電圧ＶＰ
Ｐのような高電位とされ、さらにダイナミック型ＲＡＭ
が非選択状態とされた時点で、シェアド制御信号ＳＨＲ
とともに電源電圧ＶＣＣのようなハイレベルに戻され
る。

【００３６】一方、メモリアレイＡＲＹＬ及びＡＲＹＲ
のワード線ＷＬ０〜ＷＬｍならびにＷＲ０〜ＷＲｍは、
通常接地電位ＶＳＳのような非選択レベルとされ、ダイ
ナミック型ＲＡＭが選択状態とされると、内部アドレス
信号Ｘ０〜Ｘｉに従って択一的に内部電圧ＶＰＰのよう
な選択レベルとされる。また、ブースト制御信号ＢＣ１
は、通常電源電圧ＶＣＣのようなハイレベルとされ、ダ
イナミック型ＲＡＭが選択状態とされると、選択ワード
線に結合されたｎ＋１個のメモリセルの微小読み出し信
号が相補入出力ノードＳ０＊〜Ｓｎ＊に出力され終わっ
た時点で、言い換えるならばブースト容量Ｃ１及びＣ２
によるブースト動作が開始される直前に接地電位ＶＳＳ
のようなロウレベルとされる。さらに、ブースト制御信
号ＢＣ２は、通常電源電圧ＶＣＣのようなハイレベルと
され、ダイナミック型ＲＡＭが選択状態とされると、ま
ずその当初で接地電位ＶＳＳのようなロウレベルとされ
た後、上記ブースト制御信号ＢＣ１がロウレベルとされ
るのに同期して、言い換えるならばブースト容量Ｃ１及
びＣ２によるブースト動作が開始されるまでの間、電源
電圧ＶＣＣのようなハイレベルとされる。ブースト線Ｂ
ＳＴは、通常中間電圧ＨＶとされ、ダイナミック型ＲＡ
Ｍが選択状態とされると、比較的早い時点で択一的に接
地電位ＶＳＳのようなロウレベルとされる。

【００３７】次に、センスアンプ駆動信号ＰＡは、通常
接地電位ＶＳＳのようなロウレベルとされ、ダイナミッ
ク型ＲＡＭが選択状態とされると、ブースト容量Ｃ１及
びＣ２によるブースト動作が終了する時点で電源電圧Ｖ
ＣＣのようなハイレベルとされる。また、センスアンプ
駆動信号ＰＡＢは、通常電源電圧ＶＣＣのようなハイレ
ベルとされ、ダイナミック型ＲＡＭが選択状態とされる
と、上記センスアンプ駆動信号ＰＡのハイレベルへの立
ち上がりに同期して接地電位ＶＳＳのようなロウレベル
とされ、その立ち下がりに同期してハイレベルに戻され
る。

【００３８】ダイナミック型ＲＡＭが非選択状態とされ
シェアド制御信号ＳＨＬ及びＳＨＲが電源電圧ＶＣＣの
ようなハイレベルとされるとき、センスアンプＳＡで
は、全単位回路のシェアドＭＯＳＦＥＴＮ４及びＮ５な
らびにＮＦ及びＮＧが一斉にオン状態となる。このと
き、プリチャージ制御信号ＰＣは電源電圧ＶＣＣのよう
なハイレベルとされ、これを受けて各単位回路のビット
線プリチャージ回路を構成するプリチャージＭＯＳＦＥ
ＴＮＡ〜ＮＣが一斉にオン状態となる。

【００３９】これにより、センスアンプＳＡの各単位回
路の相補入出力ノードＳ０＊〜Ｓｎ＊の非反転及び反転
入出力ノード、つまりメモリアレイＡＲＹＬ及びＡＲＹ
Ｒの相補ビット線ＢＬ０＊〜ＢＬｎ＊ならびにＢＲ０＊
〜ＢＲｎ＊の非反転及び反転信号線は、図３（ａ）に示
されるように、すべて中間電圧ＨＶにプリチャージされ
る。また、センスアンプＳＡの駆動ＭＯＳＦＥＴＮ１及
びＰ１は、センスアンプ駆動信号ＰＡのロウレベル及び
センスアンプ駆動信号ＰＡＢのハイレベルを受けてとも
にオフ状態となり、コモンソース線ＣＳＰ及びＣＳＮ
は、図示されないコモンソース線プリチャージ回路を介
して中間電圧ＨＶにプリチャージされる。さらに、セン
スアンプＳＡの各単位回路のセルフブースト回路を構成
するＭＯＳＦＥＴＮ６及びＮ７は、対応するブースト制
御信号ＢＣ１及びＢＣ２のハイレベルを受けて一斉にオ
ン状態となり、ブースト容量Ｃ１及びＣ２のドレイン・
ソース側電極つまり内部ノードｎａは、ブースト線ＢＳ
Ｔを介して中間電圧ＨＶとされる。したがって、ＭＯＳ
ＦＥＴＮ８及びＮ９はともにオフ状態となり、相補入出
力ノードＳ０＊〜Ｓｎ＊に対して何ら作用しない。

【００４０】ダイナミック型ＲＡＭが選択状態とされる
と、まずプリチャージ制御信号ＰＣが所定のタイミング
で接地電位ＶＳＳのようなロウレベルとされ、センスア
ンプＳＡの各単位回路のビット線プリチャージ回路によ
るプリチャージ動作が停止される。また、ブースト制御
信号ＢＣ２が接地電位ＶＳＳのようなロウレベルとさ
れ、センスアンプＳＡの各単位回路のセルフブースト回
路を構成するＭＯＳＦＥＴＮ７が一斉にオフ状態となっ
て、内部ノードｎａと第２の内部ノードつまりＭＯＳＦ
ＥＴＮ８及びＮ９の共通結合されたソースとの間の接続
が断たれるとともに、ブースト線ＢＳＴが接地電位ＶＳ
Ｓのようなロウレベルとされ、このロウレベルを受けて
内部ノードｎａが接地電位ＶＳＳにプリチャージされ
る。さらに、例えば指定ワード線ＷＬ０を含まない非選
択メモリアレイＡＲＹＲに対応するシェアド制御信号Ｓ
ＨＲが接地電位ＶＳＳのようなロウレベルとされ、セン
スアンプＳＡの各単位回路のシェアドＭＯＳＦＥＴＮＦ
及びＮＧが一斉にオフ状態となって、相補入出力ノード
Ｓ０＊〜Ｓｎ＊と非選択メモリアレイＡＲＹＲの相補ビ
ット線ＢＲ０＊〜ＢＲｎ＊との間の接続が断たれる。

【００４１】メモリアレイＡＲＹＬでは、Ｘアドレスデ
コーダＸＤのデコード動作が終了した時点で、指定され
た例えばワード線ＷＬ０が択一的に内部電圧ＶＰＰのよ
うな高電位の選択レベルとされ、その他のワード線ＷＬ
１〜ＷＬｍはすべて接地電位ＶＳＳのような非選択レベ
ルのままとされる。これにより、メモリアレイＡＲＹＬ
の相補ビット線ＢＬ０＊〜ＢＬｎ＊つまりセンスアンプ
ＳＡの相補入出力ノードＳ０＊〜Ｓｎ＊には、選択ワー
ド線ＷＬ０に結合されたｎ＋１個のメモリセルの保持デ
ータに対応した微小読み出し信号がそれぞれ出力され
る。したがって、例えば論理“１”のデータを保持する
メモリセルが結合された相補ビット線ＢＬ０＊つまりセ
ンスアンプＳＡの相補入出力ノードＳ０＊では、図３
（ｂ）に示されるように、その非反転信号線ＢＬ０Ｔつ
まり非反転入出力ノードＳ０Ｔの電位がわずかに上昇
し、反転信号線ＢＬ０Ｂつまり反転入出力ノードＳ０Ｂ
の電位つまり中間電圧ＨＶよりやや高くなる。このと
き、各セルフブースト回路のＭＯＳＦＥＴＮ６は、オン
状態を継続して内部ノードｎａを接地電位ＶＳＳにプリ
チャージし、ＭＯＳＦＥＴＮ７は、オフ状態となって内
部ノードｎａのロウレベルを受けてＭＯＳＦＥＴＮ８及
びＮ９がオン状態となるのを防止する。

【００４２】ワード線選択動作が終了し、例えばメモリ
アレイＡＲＹＬの相補ビット線ＢＬ０＊〜ＢＬｎ＊に選
択ワード線ＷＬ０に結合されたｎ＋１個のメモリセルの
微小読み出し信号が出力され終わると、ブースト制御信
号ＢＣ１が接地電位ＶＳＳのようなロウレベルとされ、
同時にブースト制御信号ＢＣ２が電源電圧ＶＣＣのよう
なハイレベルに戻される。また、やや遅れてセンスアン
プ駆動信号ＰＡが電源電圧ＶＣＣのようなハイレベルと
され、同時にセンスアンプ駆動信号ＰＡＢが接地電位Ｖ
ＳＳのようなロウレベルとされる。

【００４３】センスアンプＳＡの各単位回路では、図３
（ｃ）に示されるように、ブースト制御信号ＢＣ１のロ
ウレベルを受けてセルフブースト回路を構成するＭＯＳ
ＦＥＴＮ６が一斉にオフ状態となり、代わってＭＯＳＦ
ＥＴＮ７がブースト制御信号ＢＣ２のハイレベルを受け
て一斉にオン状態となる。これにより、ＭＯＳＦＥＴＮ
８及びＮ９の共通結合されたソースには、内部ノードｎ
ａの接地電位ＶＳＳが伝達される。このため、そのゲー
トに中間電圧ＨＶよりやや高い非反転入出力ノードＳ０
Ｔの電位を受けるＭＯＳＦＥＴＮ９は、オン状態に近づ
き、そのゲートに反転入出力ノードＳ０Ｂの中間電圧Ｈ
Ｖを受けるＭＯＳＦＥＴＮ８は、オフ状態に近づく。そ
して、内部ノードｎａには、オン状態となりつつあるＭ
ＯＳＦＥＴＮ９を介して例えば反転入出力ノードＳ０Ｂ
の中間電圧ＨＶが伝達され、ブースト容量Ｃ１のブース
ト作用により非反転入出力ノードＳ０Ｔの電位が押し上
げられるが、ブースト容量Ｃ２はＭＯＳＦＥＴＮ９を介
して短絡され、このブースト容量Ｃ２による反転入出力
ノードＳ０Ｂのブースト動作は停止される。この結果、
反転入出力ノードＳ０Ｂの電位は中間電圧ＨＶのままと
され、非反転入出力ノードＳ０Ｔの電位のみがさらに上
昇して、非反転入出力ノードＳ０Ｔ及びＳ０Ｂ間の電位
差が拡大され、微小読み出し信号の信号量が大きくな
る。

【００４４】センスアンプ駆動信号ＰＡが電源電圧ＶＣ
Ｃのようなハイレベルとされ、センスアンプ駆動信号Ｐ
ＡＢが接地電位ＶＳＳのようなロウレベルとされると、
センスアンプＳＡでは、駆動ＭＯＳＦＥＴＮ１及びＰ１
がともにオン状態となり、コモンソース線ＣＳＮには低
電位側動作電源つまり接地電位ＶＳＳが、またコモンソ
ース線ＣＳＰには高電位側動作電源つまり内部電圧ＶＤ
Ｌがそれぞれ供給される。これにより、センスアンプＳ
Ａの各単位増幅回路が一斉に動作状態となり、相補入出
力ノードＳ０＊〜Ｓｎ＊の非反転及び反転入出力ノード
間の電位差を急速に拡大すべく増幅動作を開始する。こ
の結果、例えば論理“１”のデータが出力される相補入
出力ノードＳ０＊には、その非反転入出力ノードＳ０Ｔ
を内部電圧ＶＤＬのようなハイレベルとし、その反転入
出力ノードＳ０Ｂを接地電位ＶＳＳのようなロウレベル
とする２値読み出し信号が得られる。

【００４５】上記したように、この実施例では、センス
アンプＳＡの各単位回路に、ブースト容量Ｃ１及びＣ２
ならびにＭＯＳＦＥＴＮ６〜Ｎ９からなるセルフブース
ト回路が設けられ、例えば論理“１”の保持データに対
応した微小読み出し信号が出力される相補入出力ノード
Ｓ０＊の非反転及び反転入出力ノードの電位は、その高
電位側つまり非反転入出力ノードＳ０Ｔのみがブースト
容量Ｃ１のブースト作用によって押し上げられ、その低
電位側つまり反転入出力ノードＳ０Ｂの電位は中間電圧
ＨＶのままとされる。この結果、非反転入出力ノードＳ
０Ｔ及び反転入出力ノードＳ０Ｂ間の電位差を拡大し、
これによってダイナミック型ＲＡＭの動作を高速化する
ことができるとともに、ダイナミック型ＲＡＭの動作電
源を充分に低電圧化し、そのチップ温度の上昇を抑え
て、ダイナミック型ＲＡＭとしてのリフレッシュ特性を
大幅に改善することができるものである。

【００４６】図５には、本発明が適用されたダイナミッ
ク型ＲＡＭに含まれるメモリアレイＡＲＹＬ及びＡＲＹ
ＲならびにセンスアンプＳＡの第２の実施例の部分的な
回路図が示されている。また、図６には、図５のメモリ
アレイＡＲＹＬ及びＡＲＹＲならびにセンスアンプＳＡ
の動作を説明するための一実施例の概念図が示され、図
７には、その一実施例の信号波形図が示されている。な
お、この実施例は、前記図１ないし図４の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。

【００４７】図５において、この実施例のダイナミック
型ＲＡＭを構成するセンスアンプＳＡの各単位回路は、
ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳ
ＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３及び
ＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯＳ
インバータが交差結合されてなる単位増幅回路を備える
とともに、これらの単位増幅回路のＣＭＯＳインバータ
を構成するＮチャンネルＭＯＳＦＥＴＮ２及びＮ３を前
記第１及び第２のＭＯＳＦＥＴとしてそれぞれ含み、さ
らに一対のブースト容量Ｃ３及びＣ４とＭＯＳＦＥＴＮ
Ｈ（第３のスイッチ手段），ＮＩ（第４のスイッチ手
段）ならびにＮＪ（第５のスイッチ手段）とをそれぞれ
含むセルフブースト回路を備える。このうち、ＭＯＳＦ
ＥＴＮ２及びＮ３の共通結合されたソースは、ＭＯＳＦ
ＥＴＮＪを介してコモンソース線ＣＳＮに結合されると
ともに、ＭＯＳＦＥＴＮＩを介して内部ノードｎｂに結
合される。この内部ノードｎｂは、ＭＯＳＦＥＴＮＨを
介して固定的に接地電位ＶＳＳが供給される図示されな
いブースト線つまり接地電位供給点ＶＳＳに結合され
る。ＭＯＳＦＥＴＮＨのゲートには、タイミング発生回
路ＴＧから前記プリチャージ制御信号ＰＣが共通に供給
される。また、ＭＯＳＦＥＴＮＩのゲートには、ブース
ト制御信号ＢＣ３が共通に供給され、ＭＯＳＦＥＴＮＪ
のゲートには、前記センスアンプ駆動信号ＰＡが共通に
供給される。

【００４８】ここで、ブースト制御信号ＢＣ３は、図７
に示されるように、通常接地電位ＶＳＳのようなロウレ
ベルとされ、ダイナミック型ＲＡＭが選択状態とされる
と、センスアンプＳＡの各単位回路の相補入出力ノード
Ｓ０＊〜Ｓｎ＊に例えば選択ワード線ＷＬ０に結合され
たｎ＋１個のメモリセルの保持データに従った微小読み
出し信号が出力され終わった時点で、言い換えるならば
ブースト容量Ｃ３及びＣ４によるブースト動作が行われ
る間、所定期間だけ一時的に電源電圧ＶＣＣのようなハ
イレベルとされる。また、センスアンプ駆動信号ＰＡ
は、このブースト制御信号ＢＣ３の立ち下がりを受けて
ハイレベルに変化される。

【００４９】ダイナミック型ＲＡＭが非選択状態とされ
るとき、センスアンプＳＡの各単位回路のセルフブース
ト回路では、図６（ａ）に示されるように、ＭＯＳＦＥ
ＴＮＨがプリチャージ制御信号ＰＣのハイレベルを受け
て一斉にオン状態となり、内部ノードｎｂは接地電位Ｖ
ＳＳのようなロウレベルにプリチャージされる。このと
き、センスアンプＳＡの対応する相補入出力ノードＳ０
＊の非反転及び反転入出力ノードは、前述のように、中
間電圧ＨＶにプリチャージされる。また、各セルフブー
スト回路のＭＯＳＦＥＴＮＩは、ブースト制御信号ＢＣ
３のロウレベルを受けて一斉にオフ状態となり、ＭＯＳ
ＦＥＴＮＪも、センスアンプ駆動信号ＰＡのロウレベル
を受けて一斉にオフ状態となる。これにより、単位増幅
回路を構成するＭＯＳＦＥＴＮ２及びＮ３の共通結合さ
れたソースには、これらのＭＯＳを介して相補入出力ノ
ードＳ０＊の中間電圧ＨＶが伝達され、これを受けてＭ
ＯＳＦＥＴＮ２及びＮ３はともにオフ状態となる。

【００５０】ダイナミック型ＲＡＭが選択状態とされる
と、センスアンプＳＡの各単位回路のセルフブースト回
路では、図６（ｂ）に示されるように、プリチャージ制
御信号ＰＣのロウレベルを受けてＭＯＳＦＥＴＮＨが一
斉にオフ状態となり、内部ノードｎｂのプリチャージ動
作が停止される。また、センスアンプ駆動信号ＰＡのロ
ウレベルを受けてＭＯＳＦＥＴＮＪはオフ状態のままと
され、コモンソース線ＣＳＮとＭＯＳＦＥＴＮ２及びＮ
３の共通結合されたソースとの間は切断状態のままとさ
れる。そして、指定されたワード線ＷＬ０が選択状態と
され、センスアンプＳＡの相補入出力ノードＳ０＊〜Ｓ
ｎ＊に選択ワード線ＷＬ０に結合されたｎ＋１個のメモ
リセルの微小読み出し信号が出力され終わってブースト
制御信号ＢＣ３がハイレベルとされると、ＭＯＳＦＥＴ
ＮＩが一斉にオン状態となり、ブースト容量Ｃ３及びＣ
４によるセルフブースト動作が開始される。

【００５１】これにより、前記図１ないし図４の実施例
の場合と同様に、センスアンプＳＡの相補入出力ノード
Ｓ０＊の反転入出力ノードＳ０Ｂの電位を中間電圧ＨＶ
に固定したまま、非反転入出力ノードＳ０Ｔの電位のみ
が押し上げられ、非反転及び反転入出力ノード間の電位
差が拡大される。これらの電位差は、図６（ｃ）に示さ
れるように、ブースト制御信号ＢＣ３のロウレベルを受
けてＭＯＳＦＥＴＮＩが一斉にオフ状態とされ、センス
アンプ駆動信号ＰＡのハイレベルを受けてＭＯＳＦＥＴ
ＮＪが一斉にオン状態とされ、センスアンプ駆動信号Ｐ
ＡＢのロウレベルを受けてコモンソース線ＣＳＰに内部
電圧ＶＤＬが供給されることによってさらに拡大され、
内部電圧ＶＤＬをハイレベルとし接地電位ＶＳＳをロウ
レベルとする２値読み出し信号となる。

【００５２】上記したように、この実施例では、センス
アンプＳＡの各単位回路に、単位増幅回路を構成するＭ
ＯＳＦＥＴＮ２及びＮ３とブースト容量Ｃ３及びＣ４な
らびにＭＯＳＦＥＴＮＨ〜ＮＪとからなるセルフブース
ト回路が設けられ、例えば論理“１”の保持データに対
応した微小読み出し信号が出力される相補入出力ノード
Ｓ０＊の非反転及び反転入出力ノードの電位は、その高
電位側つまり非反転入出力ノードＳ０Ｔのみがブースト
容量Ｃ３のブースト作用により押し上げられ、その低電
位側つまり反転入出力ノードＳ０Ｂの電位は中間電圧Ｈ
Ｖのままとされる。この結果、非反転入出力ノードＳ０
Ｔ及び反転入出力ノードＳ０Ｂ間の電位差が拡大され、
これによって前記図１ないし図４の実施例と同様な作用
効果を得ることができるとともに、第１及び第２のＭＯ
ＳＦＥＴとして単位増幅回路のＭＯＳＦＥＴＮ２及びＮ
３を併用することで、セルフブースト回路の所要素子数
を削減し、ダイナミック型ＲＡＭの低コスト化を図るこ
とができる。

【００５３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ブーストセンス方式をとるダイナミック型ＲＡＭ
等において、センスアンプの各単位増幅回路の非反転及
び反転入出力ノードとブースト線との間にそれぞれ設け
られる一対のブースト容量に対して、そのゲートが反転
及び非反転入出力ノードに交差結合された一対のＮチャ
ンネルＭＯＳＦＥＴを実質並列形態にそれぞれ設け、こ
れらのＭＯＳＦＥＴを選択的にオン状態として、低電位
側の読み出し信号に対応するブースト容量を選択的に短
絡状態とすることで、ブースト容量によるブースト時、
単位増幅回路の低電位側の読み出し信号に対応する入出
力ノードの電位が上昇するのを抑え、非反転及び反転入
出力ノード間のレベル差を拡大して、その信号量を大き
くすることができるという効果が得られる。

【００５４】（２）上記（１）項により、単位増幅回路
の増幅動作を高速化でき、ダイナミック型ＲＡＭ等の動
作を高速化できるという効果が得られる。 （３）上記（２）項により、ダイナミック型ＲＡＭ等の
動作電源を充分に低電圧化して、そのチップ温度の上昇
を抑え、ダイナミック型ＲＡＭ等としてのリフレッシュ
特性を大幅に改善することができるという効果が得られ
る。 （４）上記（１）項ないし（３）項において、ブースト
容量と実質並列形態に設けられるＭＯＳＦＥＴとして、
センスアンプの各単位増幅回路のＣＭＯＳインバータを
構成するＮチャンネルＭＯＳＦＥＴを併用することで、
セルフブースト回路の所要素子数を削減し、ダイナミッ
ク型ＲＡＭ等の低コスト化を図ることができるという効
果が得られる。

【００５５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリマットを備えることができるし、各メモリマット
を構成するメモリアレイＡＲＹＬ及びＡＲＹＲは、その
直接周辺部を含めて複数のサブアレイに分割することが
できる。ダイナミック型ＲＡＭは、×１ビット又は×１
６ビット等、任意のビット線構成を採りうるし、シェア
ドセンス方式を採ることを必須条件ともしない。Ｙアド
レスデコーダＹＤは、すべて又は所定数のメモリマット
に共通に設けてもよい。ダイナミック型ＲＡＭは、任意
のブロック構成を採りうるし、起動制御信号の名称及び
組み合わせならびに電源電圧及び各内部電圧の極性及び
絶対値等は、種々の実施形態を採りうる。

【００５６】図２及び図５において、メモリアレイＡＲ
ＹＬ及びＡＲＹＲならびにセンスアンプＳＡは、所定数
の冗長素子を含むことができる。また、メモリアレイＡ
ＲＹＬ及びＡＲＹＲは、メインワード線及びサブワード
線を階層的に用いたいわゆるワード線分割方式をとるこ
とができる。メモリアレイＡＲＹＬ及びＡＲＹＲに設け
られるブースト容量Ｃ１及びＣ２ならびにＣ３及びＣ４
は、それぞれ複数のＭＯＳＦＥＴにより構成できる。ま
た、センスアンプＳＡの駆動ＭＯＳＦＥＴＰ１及びＮ１
は、それぞれ並列形態とされる複数の駆動ＭＯＳＦＥＴ
からなるものであってもよいし、複数の駆動ＭＯＳＦＥ
Ｔを時系列的にシフトしながらオン状態とするものであ
ってもよい。さらに、メモリアレイＡＲＹＬ及びＡＲＹ
ＲならびにセンスアンプＳＡの具体的構成及びＭＯＳＦ
ＥＴの導電型等は、種々の実施形態を採ることができ
る。図４及び図７において、各制御信号及び各ノードの
絶対的な電位及び時間関係は、本発明の主旨に影響を与
えない。

【００５７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともブーストセン
ス方式をとる半導体記憶装置ならびにこれを含む装置又
はシステムに広く適用できる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ブーストセンス方式をとる
ダイナミック型ＲＡＭ等において、センスアンプの各単
位増幅回路の非反転及び反転入出力ノードとブースト線
との間に設けられる一対のブースト容量に対して、その
ゲートが反転及び非反転入出力ノードに交差結合された
一対のＮチャンネルＭＯＳＦＥＴを実質並列形態にそれ
ぞれ設け、これらのＭＯＳＦＥＴを選択的にオン状態と
して、低電位側の読み出し信号に対応するブースト容量
を選択的に短絡状態とすることで、ブースト容量による
ブースト時、単位増幅回路の低電位側の読み出し信号に
対応する入出力ノードの電位が上昇するのを抑え、非反
転及び反転入出力ノード間のレベル差を拡大して、その
信号量を大きくすることができ、これによって単位増幅
回路の増幅動作を高速化することができる。この結果、
ダイナミック型ＲＡＭ等の読み出し動作を高速化して、
その動作電源を充分に低電圧化し、チップ温度の上昇を
抑えて、ダイナミック型ＲＡＭ等としてのリフレッシュ
特性を大幅に改善することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの第１の実施例を示す部分的な
回路図である。

【図３】図２のセンスアンプに含まれるセルフブースト
回路の動作を説明するための一実施例を示す概念図であ
る。

【図４】図２のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図５】この発明が適用されたダイナミック型ＲＡＭに
含まれるメモリアレイ及びセンスアンプの第２の実施例
を示す部分的な回路図である。

【図６】図５のセンスアンプに含まれるセルフブースト
回路の動作を説明するための一実施例を示す概念図であ
る。

【図７】図５のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図８】この発明に先立って本願発明者等が検討したダ
イナミック型ＲＡＭに含まれるメモリアレイ及びセンス
アンプの一例を示す部分的な回路図である。

【図９】図８のメモリアレイ及びセンスアンプの一例を
示す信号波形図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＡＲＹＬ，ＡＲ
ＹＲ………メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレ
スデコーダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……セ
ンスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙ
アドレスバッファ、ＷＡ……ライトアンプ、ＭＡ……メ
インアンプ、ＩＢ……データ入力バッファ、ＯＢ……デ
ータ出力バッファ、ＴＧ……タイミング発生回路。Ｄ０
〜Ｄ７……入出力データ又はその入出力端子、ＲＡＳＢ
……ロウアドレスストローブ信号又はその入力端子、Ｃ
ＡＳＢ……カラムアドレスストローブ信号又はその入力
端子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子。Ｗ
Ｌ０〜ＷＬｍ，ＷＲ０〜ＷＲｍ……ワード線、ＢＬ０＊
〜ＢＬｎ＊，ＢＲ０＊〜ＢＲｎ＊……相補ビット線、ｎ
ａ〜ｎｃ……内部ノード、Ｓ０＊〜Ｓｎ＊……相補入出
力ノード、ＣＳＰ，ＣＳＮ……コモンソース線、ＣＤ＊
……相補共通データ線、ＳＨＬ，ＳＨＲ……シェアド制
御信号、ＢＣ……セルフブースト制御信号、ＢＣ１〜Ｂ
Ｃ４……ブースト制御信号、ＢＳＴ……ブースト線、Ｐ
Ｃ……プリチャージ制御信号、ＰＡ，ＰＡＢ……センス
アンプ駆動信号、ＹＳ０〜ＹＳｎ……ビット線選択信
号。Ｑａ……アドレス選択ＭＯＳＦＥＴ、Ｃｓ……情報
蓄積キャパシタ、Ｐ１〜Ｐ３……ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＪ……ＮチャンネルＭＯＳＦＥＴ、Ｃ１
〜Ｃ６……ブースト容量。ＶＣＣ……電源電圧、ＶＳＳ
……接地電位、ＶＰＰ，ＶＤＬ……内部電圧、ＨＶ……
中間電圧。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ワード線及び相補ビット線を含むメモリ
   アレイと、 上記相補ビット線に対応して設けられ第１及び第２のコ
   モンソース線に高電位側及び低電位側動作電源が選択的
   に供給されることで選択的に動作状態とされる単位増幅
   回路を含むセンスアンプと、 その一方の電極が対応する上記単位増幅回路の非反転及
   び反転入出力ノードにそれぞれ結合されその他方の電極
   が第１の内部ノードとして共通結合されかつ低電位側動
   作電源電位にプリチャージされる第１及び第２のブース
   ト容量と、上記第１及び第２のブースト容量に実質並列
   形態に設けられそのゲートが対応する単位増幅回路の反
   転及び非反転入出力ノードにそれぞれ結合されかつその
   ソースが第２の内部ノードとして共通結合される第１及
   び第２のＭＯＳＦＥＴとを含むセルフブースト回路とを
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記セルフブースト回路は、上記第１の内部ノードとブ
   ースト線との間に設けられる第１のスイッチ手段と、 上記第１の内部ノードと上記第２の内部ノードとの間に
   設けられる第２のスイッチ手段とを含むものであること
   を特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記ブースト線は、上記半導体記憶装置が非選択状態と
   されるとき所定の中間電位とされ、上記半導体記憶装置
   が選択状態とされる当初、上記低電位側動作電源電位に
   プリチャージされるものであって、 上記第１のスイッチ手段は、上記半導体記憶装置が非選
   択状態とされるときオン状態とされ、上記半導体記憶装
   置が選択状態とされるとき上記ブースト容量によるブー
   スト動作が開始される直前にオフ状態とされるものであ
   り、 上記第２のスイッチ手段は、上記半導体記憶装置が非選
   択状態とされるときオン状態とされ、上記半導体記憶装
   置が選択状態とされる当初から上記ブースト容量による
   ブースト動作が開始されるまでの間、オフ状態とされる
   ものであることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１において、 上記セルフブースト回路は、上記第１の内部ノードと所
   定のブースト線との間に設けられる第３のスイッチ手段
   と、 上記第１の内部ノードと上記第２の内部ノードとの間に
   設けられる第４のスイッチ手段と、 上記第２のコモンソース線と上記第２の内部ノードとの
   間に設けられる第５のスイッチ手段とを含むものである
   ことを特徴とする半導体記憶装置。
5. 【請求項５】 請求項４において、 上記ブースト線は、固定的に低電位側動作電源電位とさ
   れるものであって、 上記第３のスイッチ手段は、上記半導体記憶装置が非選
   択状態とされるときオン状態とされ、上記半導体記憶装
   置が選択状態とされるとき所定のタイミングでオフ状態
   とされるものであり、 上記第４のスイッチ手段は、上記半導体記憶装置が非選
   択状態とされるときオフ状態とされ、上記半導体記憶装
   置が選択状態とされるとき上記ブースト容量によるブー
   スト動作が行われる間オン状態とされるものであり、 上記第５のスイッチ手段は、上記半導体記憶装置が非選
   択状態とされるときオン状態とされ、上記半導体記憶装
   置が選択状態とされ上記ブースト容量によるブースト動
   作が行われる間オフ状態とされるものであることを特徴
   とする半導体記憶装置。
6. 【請求項６】 請求項４又は請求項５において、 上記第１及び第２のＭＯＳＦＥＴは、上記単位増幅回路
   を構成するＣＭＯＳインバータのＮチャンネルＭＯＳＦ
   ＥＴを併用してなるものであることを特徴とする半導体
   記憶装置。