JPS62293775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62293775A JPS62293775A JP13882186A JP13882186A JPS62293775A JP S62293775 A JPS62293775 A JP S62293775A JP 13882186 A JP13882186 A JP 13882186A JP 13882186 A JP13882186 A JP 13882186A JP S62293775 A JPS62293775 A JP S62293775A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高速のＭＯ
Ｓ ＦＥＴを含む半導体装置の製造方法に関するもの
である。
Ｓ ＦＥＴを含む半導体装置の製造方法に関するもの
である。
ＭＯＳ−ＦＥＴを含む半導体装置の製造方法では、現在
、内部素子の小型化によって集積度の向上と低消費電力
化とを図ることは勿論、内部素子の動作速度のより一層
の向上を図ることも重要なテーマである。
、内部素子の小型化によって集積度の向上と低消費電力
化とを図ることは勿論、内部素子の動作速度のより一層
の向上を図ることも重要なテーマである。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。
一例を説明するための工程順に示した半導体チップの断
面図である。
従来、この種の半導体装置の製造方法は、第２図（ａ）
に示す様に、先ず、Ｐ型の半導体基板２１上に酸化ｖ、
２２を形成した後、窒化膜を堆積し、ホトレジストをマ
スクに窒化膜をエツチングした後、ホトレジストを除去
し、窒化膜をマスクにＰ型の半導体基板２１を酸化して
厚い酸化膜２３を形成すると共に多結晶シリコン２４を
堆積する。
に示す様に、先ず、Ｐ型の半導体基板２１上に酸化ｖ、
２２を形成した後、窒化膜を堆積し、ホトレジストをマ
スクに窒化膜をエツチングした後、ホトレジストを除去
し、窒化膜をマスクにＰ型の半導体基板２１を酸化して
厚い酸化膜２３を形成すると共に多結晶シリコン２４を
堆積する。
この後、第２図（ｂ）に示す様に、ホトレジストをマス
クに多結晶シリコンをエツチングした後、ホトレジスト
を除去する。
クに多結晶シリコンをエツチングした後、ホトレジスト
を除去する。
次に、第２図（ｃ）に示す様に、Ｎ型の不純物たとえば
リンをイオン注入して、ソース及びドレインを構成する
Ｎ型の不純物層２６及び２７を形成すると共に多結晶シ
リコン２４にもＮ型の不純物を注入してゲートを形成す
る９ 〔発明が解決しようとする問題点〕 上述した従来の半導体装置の製造方法は、高速ＭＯＳ
ＦＥＴを形成するためにドレインとゲート間の容量を
小さくすると共にゲート長を短くするように構成するた
めに、トレイン・ソース間の短チヤネル効果により耐圧
が低下するという欠点があった。
リンをイオン注入して、ソース及びドレインを構成する
Ｎ型の不純物層２６及び２７を形成すると共に多結晶シ
リコン２４にもＮ型の不純物を注入してゲートを形成す
る９ 〔発明が解決しようとする問題点〕 上述した従来の半導体装置の製造方法は、高速ＭＯＳ
ＦＥＴを形成するためにドレインとゲート間の容量を
小さくすると共にゲート長を短くするように構成するた
めに、トレイン・ソース間の短チヤネル効果により耐圧
が低下するという欠点があった。
本発明の目的は、ドレインとゲート間の容量が小さくか
つ短チヤネル効果によるトレイン・ソース間耐圧の低下
が生じない高速のＭＯＳ ＦＥＴを含む半導体装置の
製造方法を提供することにある。
つ短チヤネル効果によるトレイン・ソース間耐圧の低下
が生じない高速のＭＯＳ ＦＥＴを含む半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板の表面に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜上に多結晶シリコン層及び第２の絶縁膜を順次形
成する工程と、前記第２の絶縁膜上にホトレジストを所
定のパターンで形成して前記ホトレジストをマスクとし
て前記第２の絶縁膜と前記多結晶シリコン層とを順次除
去する工程と、前記第２の絶縁膜と前記多結晶シリコン
層とをマスクとして反対導電型の不純物をイオン注入し
て前記半導体基板の表面の所定の位置に第１の反対導電
型領域を形成する工程と、前記第１及び第２の絶縁膜を
マスクとして前記多結晶シリコン層の側面をサイドエツ
チングする工程と、前記多結晶シリコン層の側面に第３
の絶縁膜を形成する工程と、異方性エツチングによって
前記第１の反対導電型領域上の前記第１の絶縁膜を除去
する工程と、前記第２の絶縁膜を除去して前記多結晶シ
リコン層と前記第３の絶縁膜とをマスクとして反対導電
型の不純物をイオン注入し前記第１の反対導電型領域と
接続゛した第２の反対導電型領域を形成する工程と、前
記多結晶シリコン層及び前記第１の反対導電型領域上に
高融点金属層を堆積して前記多結晶シリコン層及び前記
第１の反対導電型領域の表面に高融点金属珪化物層を形
成する工程とを含んで構成される。
板の表面に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜上に多結晶シリコン層及び第２の絶縁膜を順次形
成する工程と、前記第２の絶縁膜上にホトレジストを所
定のパターンで形成して前記ホトレジストをマスクとし
て前記第２の絶縁膜と前記多結晶シリコン層とを順次除
去する工程と、前記第２の絶縁膜と前記多結晶シリコン
層とをマスクとして反対導電型の不純物をイオン注入し
て前記半導体基板の表面の所定の位置に第１の反対導電
型領域を形成する工程と、前記第１及び第２の絶縁膜を
マスクとして前記多結晶シリコン層の側面をサイドエツ
チングする工程と、前記多結晶シリコン層の側面に第３
の絶縁膜を形成する工程と、異方性エツチングによって
前記第１の反対導電型領域上の前記第１の絶縁膜を除去
する工程と、前記第２の絶縁膜を除去して前記多結晶シ
リコン層と前記第３の絶縁膜とをマスクとして反対導電
型の不純物をイオン注入し前記第１の反対導電型領域と
接続゛した第２の反対導電型領域を形成する工程と、前
記多結晶シリコン層及び前記第１の反対導電型領域上に
高融点金属層を堆積して前記多結晶シリコン層及び前記
第１の反対導電型領域の表面に高融点金属珪化物層を形
成する工程とを含んで構成される。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
この実施例は、第１図（ａ）に示す様に、先ずＰ型の半
導体基板１を酸化し薄い酸化膜２を形成した後、その上
に窒化膜を堆積して更にホトレジストをマスクに所定の
パターンに窒化膜をエツチングし、ホトレジストを除去
した後に窒化膜をマスクにＰ型の半導体基板１を酸化し
て厚い酸化膜３を形成して窒化膜を除去し、続いて多結
晶シリコン４を例えば２５００人の厚さで堆積する。
導体基板１を酸化し薄い酸化膜２を形成した後、その上
に窒化膜を堆積して更にホトレジストをマスクに所定の
パターンに窒化膜をエツチングし、ホトレジストを除去
した後に窒化膜をマスクにＰ型の半導体基板１を酸化し
て厚い酸化膜３を形成して窒化膜を除去し、続いて多結
晶シリコン４を例えば２５００人の厚さで堆積する。
その後、第１図（ｂ）に示す様に、窒化膜５を成長した
後、ホトレジストを所定のパターンに形成しこれをマス
クにして窒化膜５と多結晶シリコン４をエツチングして
更にホトレジストを除去する。
後、ホトレジストを所定のパターンに形成しこれをマス
クにして窒化膜５と多結晶シリコン４をエツチングして
更にホトレジストを除去する。
次に、第１図（Ｃ）に示す様に、Ｎ型不純物、例えばリ
ン、をイオン注入して、ソース及びドレインを構成する
Ｎ型の不純物領域６及び７を形成する。
ン、をイオン注入して、ソース及びドレインを構成する
Ｎ型の不純物領域６及び７を形成する。
続いて、第１図（ｄ）に示す様に、窒化膜５と酸化膜２
とをマスクとして多結晶シリコン４の側面をサイドエツ
チングする。
とをマスクとして多結晶シリコン４の側面をサイドエツ
チングする。
更に、第１図（ｅ）に示す様に、酸化雰囲気で多結晶シ
リコンの側面に酸化Ｍ８を形成すると共に異方性エツチ
ングで酸化膜２をエツチングして多結晶シリコン４とソ
ース及びドレインを構成する不純物領域６及び７との間
に酸化膜２の一部を残す。 続いて、窒化膜５を例えば
高温のリン酸で除去し再びＮ型不純物、たとえばリンを
イオン注入して、ソース及びドレインを構成する不純物
領域６及び７と接続しかつ浅いＮ型の不純物領域９及び
１０を形成する。
リコンの側面に酸化Ｍ８を形成すると共に異方性エツチ
ングで酸化膜２をエツチングして多結晶シリコン４とソ
ース及びドレインを構成する不純物領域６及び７との間
に酸化膜２の一部を残す。 続いて、窒化膜５を例えば
高温のリン酸で除去し再びＮ型不純物、たとえばリンを
イオン注入して、ソース及びドレインを構成する不純物
領域６及び７と接続しかつ浅いＮ型の不純物領域９及び
１０を形成する。
更に、第１図（ｆ＞に示す様に、酸化膜２が残る様にフ
ッ酸処理し、高融点金属例えばモリブデン及至白金及至
タングステン等の層をスパッタ法で形成した後、シンク
を行なって多結晶シリコン４並びにソース及びドレイン
を構成する不純物層６及び７の上に高融点金属珪化物層
１１．ｌｌａ。
ッ酸処理し、高融点金属例えばモリブデン及至白金及至
タングステン等の層をスパッタ法で形成した後、シンク
を行なって多結晶シリコン４並びにソース及びドレイン
を構成する不純物層６及び７の上に高融点金属珪化物層
１１．ｌｌａ。
１１ｂを形成する。
最後に、第１図（ｇ＞に示す様に、リンドープをしたＣ
ＶＤの酸化膜１２を堆積した後ドレインとソースのコン
タクト窓用のリソグラフィ工程でＣＶＤの酸化膜１２を
エツチングしてトレインとソースのコンタクト窓を形成
しｆＳ後、配線用金属、例えばアルミニウムを蒸着して
バターニングを行ないソース及びドレイン電極１３ａ及
び１３ｂを形成する。
ＶＤの酸化膜１２を堆積した後ドレインとソースのコン
タクト窓用のリソグラフィ工程でＣＶＤの酸化膜１２を
エツチングしてトレインとソースのコンタクト窓を形成
しｆＳ後、配線用金属、例えばアルミニウムを蒸着して
バターニングを行ないソース及びドレイン電極１３ａ及
び１３ｂを形成する。
以上説明したように本発明は、ゲートを構成する多結晶
シリコン側面を窒化膜を用いてサイドエツチングした後
、多結晶シリコンの側面を酸化して、更にソース及びド
レインを構成する不純物領域と接続してかつ浅い不純物
領域を形成することによって、ゲート・ドレン間容量が
小さくしかもショートチャネル効果によるドレイン・ソ
ース間耐圧の低下が生じない高速のＭＯＳ ＦＥＴを
含む半導体装置を提供できるという効果がある。
シリコン側面を窒化膜を用いてサイドエツチングした後
、多結晶シリコンの側面を酸化して、更にソース及びド
レインを構成する不純物領域と接続してかつ浅い不純物
領域を形成することによって、ゲート・ドレン間容量が
小さくしかもショートチャネル効果によるドレイン・ソ
ース間耐圧の低下が生じない高速のＭＯＳ ＦＥＴを
含む半導体装置を提供できるという効果がある。
第１図（ａ）〜（ｇ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・半導体基板、２，３・・・酸化膜、４・・・多
結晶シリコン、５・・・窒化膜、６．７・・・不純物領
域、８・・・酸化膜、９，１０・・・不純物領域、１１
．ｌｌａ。 １１ｂ・・・高融点金属珪化物層、１２・・・酸化膜、
１３ａ、１３ｂ・−電極、２１−・・半導体基板、２２
゜２３・・・酸化膜、２４・・・多結晶シリコン、２６
゜２７・・・不純物領域。 う 茅 １ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １・・・半導体基板、２，３・・・酸化膜、４・・・多
結晶シリコン、５・・・窒化膜、６．７・・・不純物領
域、８・・・酸化膜、９，１０・・・不純物領域、１１
．ｌｌａ。 １１ｂ・・・高融点金属珪化物層、１２・・・酸化膜、
１３ａ、１３ｂ・−電極、２１−・・半導体基板、２２
゜２３・・・酸化膜、２４・・・多結晶シリコン、２６
゜２７・・・不純物領域。 う 茅 １ 図
Claims (1)
- 一導電型の半導体基板の表面に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に多結晶シリコン層及び第
２の絶縁膜を順次形成する工程と、前記第２の絶縁膜上
にホトレジストを所定のパターンで形成して前記ホトレ
ジストをマスクとして前記第２の絶縁膜と前記多結晶シ
リコン層とを順次除去する工程と、前記第２の絶縁膜と
前記多結晶シリコン層とをマスクとして反対導電型の不
純物をイオン注入して前記半導体基板の表面の所定の位
置に第１の反対導電型領域を形成する工程と、前記第１
及び第２の絶縁膜をマスクとして前記多結晶シリコン層
の側面をサイドエッチングする工程と、前記多結晶シリ
コン層の側面に第３の絶縁膜を形成する工程と、異方性
エッチングによって前記第１の反対導電型領域上の前記
第１の絶縁膜を除去する工程と、前記第２の絶縁膜を除
去して前記多結晶シリコン層と前記第３の絶縁膜とをマ
スクとして反対導電型の不純物をイオン注入し前記第１
の反対導電型領域と接続した第２の反対導電型領域を形
成する工程と、前記多結晶シリコン層及び前記第１の反
対導電型領域上に高融点金属層を堆積して前記多結晶シ
リコン層及び前記第１の反対導電型領域の表面に高融点
金属珪化物層を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882186A JPS62293775A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13882186A JPS62293775A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293775A true JPS62293775A (ja) | 1987-12-21 |
Family
ID=15231015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13882186A Pending JPS62293775A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777268A3 (en) * | 1995-11-30 | 1997-11-05 | Lucent Technologies Inc. | Integrated circuit fabrication |
-
1986
- 1986-06-13 JP JP13882186A patent/JPS62293775A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777268A3 (en) * | 1995-11-30 | 1997-11-05 | Lucent Technologies Inc. | Integrated circuit fabrication |
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