JPS58103129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58103129A JPS58103129A JP56202861A JP20286181A JPS58103129A JP S58103129 A JPS58103129 A JP S58103129A JP 56202861 A JP56202861 A JP 56202861A JP 20286181 A JP20286181 A JP 20286181A JP S58103129 A JPS58103129 A JP S58103129A
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- JP
- Japan
- Prior art keywords
- pattern
- film
- electrode
- photoresist film
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にイオン注入ニーを
含む半導体装置の製造方法に関する。
含む半導体装置の製造方法に関する。
半導体装置の動作層としては、従来拡散層、エピタキシ
ャル成長層等が用−られて来たが、動作層のキャリア密
度や厚さのより正確な制御を目的として最近ではイオン
注入層が用いられる様になって来た。ｔた、半導体ウニ
への表面に部分的に高キヤリア密度のコンタク）領域あ
るいは絶縁領域をイオン注入法により形成する技術も開
発されている。その最も典型的な例がＧａＡｓを用いた
シ嘗ットキ障壁ゲート電界効果シランジスタ（ＭＥ８Ｆ
−１ｉｌＴ）である・イオン注入法を用いたＧａＡｓ
ＭＢ２−ＦＩａＴの製造方法としては、例えば、従来よ
り第１図に示す方法が用いられてＩｌ九。即ち、初めに
半絶縁性−ｈ基板１１を、例えば、第１のホトレジスト
膜１２をマスクとしてエツチングし、パターン位置合わ
せマーク１３を形成しく第１図（（転））、該ｍｌのホ
トレジスト膜を除去した後、該位置合わせマークを用φ
てイオン注入のマスクとなるパターンを嬉２０本トレジ
スト膜１４により、所定の位置に形成し、次いで、該＠
２のホトレジスト膜をマスクとして８ｉイオンを加速エ
ネルギー５０ｋｅＶドース量３Ｘ１Ｇｍ の条件で注入
しく＃Ｅ１図（ロ））続いてホトレジスト膜１４を除去
し、例えば厚さ０．２μｍ０８ｉ（４膜を被着して８０
０”Ｏの水素雰囲気中で２０分間加熱して活性化を行な
った後、該８ｉ（４膜を除去し、次にパターン位置合わ
せマーク１３を用いて、例えばＡｕＧｅ合金、Ｎｉを順
次積層したソース電極１６およびドレイン′ｌｌＩｃ極
１７を所定の位置に形成しく第１図（ｃ） ） 、更に
、例えばＴｉ。
ャル成長層等が用−られて来たが、動作層のキャリア密
度や厚さのより正確な制御を目的として最近ではイオン
注入層が用いられる様になって来た。ｔた、半導体ウニ
への表面に部分的に高キヤリア密度のコンタク）領域あ
るいは絶縁領域をイオン注入法により形成する技術も開
発されている。その最も典型的な例がＧａＡｓを用いた
シ嘗ットキ障壁ゲート電界効果シランジスタ（ＭＥ８Ｆ
−１ｉｌＴ）である・イオン注入法を用いたＧａＡｓ
ＭＢ２−ＦＩａＴの製造方法としては、例えば、従来よ
り第１図に示す方法が用いられてＩｌ九。即ち、初めに
半絶縁性−ｈ基板１１を、例えば、第１のホトレジスト
膜１２をマスクとしてエツチングし、パターン位置合わ
せマーク１３を形成しく第１図（（転））、該ｍｌのホ
トレジスト膜を除去した後、該位置合わせマークを用φ
てイオン注入のマスクとなるパターンを嬉２０本トレジ
スト膜１４により、所定の位置に形成し、次いで、該＠
２のホトレジスト膜をマスクとして８ｉイオンを加速エ
ネルギー５０ｋｅＶドース量３Ｘ１Ｇｍ の条件で注入
しく＃Ｅ１図（ロ））続いてホトレジスト膜１４を除去
し、例えば厚さ０．２μｍ０８ｉ（４膜を被着して８０
０”Ｏの水素雰囲気中で２０分間加熱して活性化を行な
った後、該８ｉ（４膜を除去し、次にパターン位置合わ
せマーク１３を用いて、例えばＡｕＧｅ合金、Ｎｉを順
次積層したソース電極１６およびドレイン′ｌｌＩｃ極
１７を所定の位置に形成しく第１図（ｃ） ） 、更に
、例えばＴｉ。
Ｐ ｔ、 Ａｕを順次積層したシ璽ツＦキ障壁ゲー）１
８り１３はイオン注入により形成された動作層１５に対
してソース電極、ゲート電極、ドレイン１を極を位置合
わせするために必要であり、イオン注入とは別の工程で
パターン位置合わせマークのみを形成する理由は、イオ
ン注入ではＧａＡｓ表面に外観上はとんど痕跡が殉らず
、イオン注入の工程でＧａＡｓ表面にパターン位置合わ
せマークを形成することが困蝋なためである〇 このような方法では、ＭＢ８ＦＥＴ自体の構造には直接
関係のない位置合わせマークを形成するために余分のホ
トマスタを必要とし、また、位置合わせマーク形成のた
めの製造工程も必要である。
８り１３はイオン注入により形成された動作層１５に対
してソース電極、ゲート電極、ドレイン１を極を位置合
わせするために必要であり、イオン注入とは別の工程で
パターン位置合わせマークのみを形成する理由は、イオ
ン注入ではＧａＡｓ表面に外観上はとんど痕跡が殉らず
、イオン注入の工程でＧａＡｓ表面にパターン位置合わ
せマークを形成することが困蝋なためである〇 このような方法では、ＭＢ８ＦＥＴ自体の構造には直接
関係のない位置合わせマークを形成するために余分のホ
トマスタを必要とし、また、位置合わせマーク形成のた
めの製造工程も必要である。
しかも、ＭＥＳＦＥＴの各電極は、イオン注入のパター
ンに対して直接位置合わせされるべきものにもかかわら
ず、製造ニーの最初に形成された位置合わせマークを介
して間接的［ＭＥＳＦＨＴの各電極とイオン注入のパタ
ーンとが位置合わせされるので、位置合わせ精度の低下
を招く欠点があった。
ンに対して直接位置合わせされるべきものにもかかわら
ず、製造ニーの最初に形成された位置合わせマークを介
して間接的［ＭＥＳＦＨＴの各電極とイオン注入のパタ
ーンとが位置合わせされるので、位置合わせ精度の低下
を招く欠点があった。
本発明の目的は、上記従来の欠点をなくした半導体装置
の製造方法を提供することにある。
の製造方法を提供することにある。
本発明によれば、半導体基板の表面をマスク材で覆い、
イオン注入領域およびパターン位置合わせマークとなる
部分を含む領域の該マスク材を除去し、該マスク材をマ
スクとして前記半導体基板を所定の深さだけエツチング
し、更に該マスク材により選択的にイオン注入領域を形
成する工程と該半導体基板表面にエツチングによゆ形成
されたパターン位置合わせマークを用いて、半導体装置
の少なくとも一種類の電極を、所定の位置に形成するニ
ーとを含むことを特徴とする半導体装置の製造方法を得
ることができる。
イオン注入領域およびパターン位置合わせマークとなる
部分を含む領域の該マスク材を除去し、該マスク材をマ
スクとして前記半導体基板を所定の深さだけエツチング
し、更に該マスク材により選択的にイオン注入領域を形
成する工程と該半導体基板表面にエツチングによゆ形成
されたパターン位置合わせマークを用いて、半導体装置
の少なくとも一種類の電極を、所定の位置に形成するニ
ーとを含むことを特徴とする半導体装置の製造方法を得
ることができる。
以下、図面によりＧａＡｓＭｇ８ＦＥＴの製造方法を例
にとって本発明を説明する。
にとって本発明を説明する。
第２図は本発明の一実施例を説明するための図面で弗る
。図面におψて、１１は半絶縁性ＧａＡｓ基板で、動作
層およびパターン位置合わせマークとなる部分を除く領
域を、例えば厚さ２μｍのポジティブ型ホトレジスト膜
１２で覆い、例えば）（８０゜Ｈ，０，、搗０の混合水
溶液を用いてＧａＡｓ基板１１０表面を約０．１５μｍ
エツチングする。続いて例えば８ｉイオンを加速エネル
ギー５０ ｋｅ”Ｖ、ドーズ量２、、６ Ｘ 、１ （
１” ｃｔｉｒ”の条件で注入する（第２図（ω）。
。図面におψて、１１は半絶縁性ＧａＡｓ基板で、動作
層およびパターン位置合わせマークとなる部分を除く領
域を、例えば厚さ２μｍのポジティブ型ホトレジスト膜
１２で覆い、例えば）（８０゜Ｈ，０，、搗０の混合水
溶液を用いてＧａＡｓ基板１１０表面を約０．１５μｍ
エツチングする。続いて例えば８ｉイオンを加速エネル
ギー５０ ｋｅ”Ｖ、ドーズ量２、、６ Ｘ 、１ （
１” ｃｔｉｒ”の条件で注入する（第２図（ω）。
この場合ＧａＡｓ基板の工、チングのマスクとイオン注
入のマスクを兼ねるマスク材として、例えば８１０、膜
とホトレジスト膜等の積層膜を使用することも可能であ
る０次にホトレジスト膜１２を除去し、例えば、熱分解
法等により厚さ０．２μｍの８ｉ０．膜を被着し、８０
０℃のＨ１雰囲気中で２０分間熱処理を行なって活性化
を行なった後、該５ｉ（４膜を、例えばＮＨ，ＦとＨＦ
の混合水溶液を用いて除去する。ついで、ＧａＡｓ基板
表面にエツチングによりて形成されたパターン位置合わ
せマーク１３を用いて、例えば厚さ１μｍのポジティブ
型オートレジスト膜によりオーム性電極のパターンを、
所定の位置に形成し、ＡｕＧｅ合金とＮｉを順次真空蒸
着し、該オーム性電極のパターンを形成したホトレジス
ト膜を溶解して不要部分のＡｕＧｅ合金、Ｎｉの積層膜
をり７トオ７した後、４４０℃のＨ２雰囲気中で２分間
加熱し、ソース電極１６およびドレイン電極１７を形成
するＣ第２図（ｂ））。続いて同様のホトレジスジ膜を
用いたり７）オフ法により、例えばＡ／膜よりなるシｌ
ットキ接合ゲート電極１８を形成して、ＧａＡｓ Ｍｇ
８ＦＥ’ｒを完成した（第２図（Ｃ））。尚、ＧａＡｓ
基板１１の表面に生じた段差は、ａ１編パターンを必要
とするゲート電極１８近傍よ抄充分離れた位置にあるの
で、素子製造上何らの支障も与えない◎ このような本発明になる製造方法によれば、従来の実施
例で必要であった位置合わせマークのみを形成するため
の工程が不要とな転、製造工程Ｏ短縮を図ることができ
、ホトマスク数を節減することができた。また、ＭＥＳ
ＦＥＴの電極形成のためのパターンは、イオン注入の几
めのパターンと同時に形成された位置合わせマークを用
いて位置合わせされるために、従来の実施例に比べて高
い位置合わせ精度を得ることができた。
入のマスクを兼ねるマスク材として、例えば８１０、膜
とホトレジスト膜等の積層膜を使用することも可能であ
る０次にホトレジスト膜１２を除去し、例えば、熱分解
法等により厚さ０．２μｍの８ｉ０．膜を被着し、８０
０℃のＨ１雰囲気中で２０分間熱処理を行なって活性化
を行なった後、該５ｉ（４膜を、例えばＮＨ，ＦとＨＦ
の混合水溶液を用いて除去する。ついで、ＧａＡｓ基板
表面にエツチングによりて形成されたパターン位置合わ
せマーク１３を用いて、例えば厚さ１μｍのポジティブ
型オートレジスト膜によりオーム性電極のパターンを、
所定の位置に形成し、ＡｕＧｅ合金とＮｉを順次真空蒸
着し、該オーム性電極のパターンを形成したホトレジス
ト膜を溶解して不要部分のＡｕＧｅ合金、Ｎｉの積層膜
をり７トオ７した後、４４０℃のＨ２雰囲気中で２分間
加熱し、ソース電極１６およびドレイン電極１７を形成
するＣ第２図（ｂ））。続いて同様のホトレジスジ膜を
用いたり７）オフ法により、例えばＡ／膜よりなるシｌ
ットキ接合ゲート電極１８を形成して、ＧａＡｓ Ｍｇ
８ＦＥ’ｒを完成した（第２図（Ｃ））。尚、ＧａＡｓ
基板１１の表面に生じた段差は、ａ１編パターンを必要
とするゲート電極１８近傍よ抄充分離れた位置にあるの
で、素子製造上何らの支障も与えない◎ このような本発明になる製造方法によれば、従来の実施
例で必要であった位置合わせマークのみを形成するため
の工程が不要とな転、製造工程Ｏ短縮を図ることができ
、ホトマスク数を節減することができた。また、ＭＥＳ
ＦＥＴの電極形成のためのパターンは、イオン注入の几
めのパターンと同時に形成された位置合わせマークを用
いて位置合わせされるために、従来の実施例に比べて高
い位置合わせ精度を得ることができた。
なお、本実施例ではイオン注入領域が半導体装置の動作
層である場合について述べ九が、イオン注入領域が高不
純物濃度のコンタクト領域の場合あるいはＢ＋Ｏのイオ
ン注入による絶縁領域の場合などについても同様であり
、また、例えば本実施例に於て、工栓の中に他の異なる
仕様の動作領域あるいは高不純物ａ度のコンタクト領域
等を形成するためのイオン住人ニーが実に追加される場
合についても同様である。また、ＧａＡｓ ＭＥＳＦＢ
Ｔの製造方法についてのみ示されだが、シ冒ｙ）キ障壁
ダイオード等の半導体装置、あるいはＧａＡｓ以外の半
導体についても同様に本発明が適用されることは言うま
でもない。
層である場合について述べ九が、イオン注入領域が高不
純物濃度のコンタクト領域の場合あるいはＢ＋Ｏのイオ
ン注入による絶縁領域の場合などについても同様であり
、また、例えば本実施例に於て、工栓の中に他の異なる
仕様の動作領域あるいは高不純物ａ度のコンタクト領域
等を形成するためのイオン住人ニーが実に追加される場
合についても同様である。また、ＧａＡｓ ＭＥＳＦＢ
Ｔの製造方法についてのみ示されだが、シ冒ｙ）キ障壁
ダイオード等の半導体装置、あるいはＧａＡｓ以外の半
導体についても同様に本発明が適用されることは言うま
でもない。
第１図は従来のシ冒ットキ接合ゲート電界効果トランジ
スタの製造方法を説明するだめの図面、第２図は本発明
の詳細な説明するための図面である。図面において１１
は半絶縁・ｌ ＧａＡｓ基板、１２および１４はホトレ
ジスト膜、１３はパターン位置わせマーク、１５はイオ
ン注入領域、１８はゲート電極、１６はソース電極、１
７はドレイン電極を示す。 ５１１
スタの製造方法を説明するだめの図面、第２図は本発明
の詳細な説明するための図面である。図面において１１
は半絶縁・ｌ ＧａＡｓ基板、１２および１４はホトレ
ジスト膜、１３はパターン位置わせマーク、１５はイオ
ン注入領域、１８はゲート電極、１６はソース電極、１
７はドレイン電極を示す。 ５１１
Claims (1)
- 半導体基板の表面をマスク材でａＩい、イオン注入領域
およびパターン位置合わせマークとなる部分を含む領域
の該マスク材を除去し、該マスク材をマスクとして前記
半導体基板を所定の深さだけエツチングし、更に該マス
ク材により選択的にイオン注入領域を形成する１嶺と、
該半導体基板表面にエツチングによ抄形成されたパター
ン位置合わせマークを用いて、半導体装置の少なくとも
一纏−の４１ｉを所定の位置に形成する１嶺とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202861A JPS58103129A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202861A JPS58103129A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103129A true JPS58103129A (ja) | 1983-06-20 |
Family
ID=16464405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202861A Pending JPS58103129A (ja) | 1981-12-16 | 1981-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103129A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211957A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JP2003045896A (ja) * | 2001-07-26 | 2003-02-14 | Honda Motor Co Ltd | 半導体装置の製造方法 |
-
1981
- 1981-12-16 JP JP56202861A patent/JPS58103129A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211957A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JP2003045896A (ja) * | 2001-07-26 | 2003-02-14 | Honda Motor Co Ltd | 半導体装置の製造方法 |
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