JPS58111428A - 発振器 - Google Patents
発振器Info
- Publication number
- JPS58111428A JPS58111428A JP56212635A JP21263581A JPS58111428A JP S58111428 A JPS58111428 A JP S58111428A JP 56212635 A JP56212635 A JP 56212635A JP 21263581 A JP21263581 A JP 21263581A JP S58111428 A JPS58111428 A JP S58111428A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- logic
- logic circuit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、位相が順次異なる矩形波信号の発振器に関す
る。
る。
電子回路におけるスキャンニング用の信号の発振器は、
種々提案されてはいるが、複数の信号な同時に、すなわ
ち同位相の信号を出力するおそれがあり、列車制御装置
のようにフェールセーフであることが望まれる分野での
利用に制限があった。
種々提案されてはいるが、複数の信号な同時に、すなわ
ち同位相の信号を出力するおそれがあり、列車制御装置
のようにフェールセーフであることが望まれる分野での
利用に制限があった。
本発明は、順次移相した複数の矩形波信号を７エールセ
ー７に得ることができる発振器な提供することを目的と
する。
ー７に得ることができる発振器な提供することを目的と
する。
障毫−ドな有する複数の遅延回路とを有し、前段の論Ｉ
ｌ＠路の出力を、次段の瞼ｌＪ１回路が発振する極性で
次段の論＠回路の一方の端子に入力するとともに前記遅
延回路を介して他方の端子に入力し、さらに初段の論理
回路の入力１１１に当該論理回路が発振しない極性で最
終段の論理回路の出力を帰還することにより達成される
。
ｌ＠路の出力を、次段の瞼ｌＪ１回路が発振する極性で
次段の論＠回路の一方の端子に入力するとともに前記遅
延回路を介して他方の端子に入力し、さらに初段の論理
回路の入力１１１に当該論理回路が発振しない極性で最
終段の論理回路の出力を帰還することにより達成される
。
本発明で用いる非対称誤りの紡記論理回路は、開催発振
回路とその出力な整流して正又は負（＋Ｖ又は−Ｖ）の
信号を出力する整流回路とな用いてフェールセーフの２
値論理に作られた既知の回路である。このような論理回
路ＫＪ各入力信号が＋Ｖのときに発振して＋Ｖ又は−Ｖ
の信号を出力する回路（以下、論１１Ａ回路という）と
、各入力信号が−Ｖのときに発振して＋Ｖ又は−Ｖの信
号な出力する回路（以下、論ｌｊＢ回路という）と、入
力信号の一方が＋Ｖ％他方が−Ｖのときに発振して＋Ｖ
又は−Ｖの情号な出力する回路（以下、論理Ａ１１回路
という）があり、たとえば特公昭４５−２９０５４号公
報、特公昭４８−５（１７７７号公報、特公昭５１−１
８２１１号公報、日本信号波Ｗ（Ｖｏｌ、 ２．ｌ５ｋ
ｈ５．１９７８年発行）等に記載されている。また、こ
の樵の論理回路は、閾値発振回路と整流回路とを任意に
組合せることにより、ＡＮＤ回路、ＮＡＮＤ回路、イン
バータ回路の各種の論理回路な構成することができ、出
力信号は直流的な正負のパルス信号（−４−ｖ、−ｖ）
と故障信号零とで与えられ、一般的には出力信号の−１
−ｖ、−ｖを２値情報の１ｍ、＠ＱＴａに封応させて使
用される。
回路とその出力な整流して正又は負（＋Ｖ又は−Ｖ）の
信号を出力する整流回路とな用いてフェールセーフの２
値論理に作られた既知の回路である。このような論理回
路ＫＪ各入力信号が＋Ｖのときに発振して＋Ｖ又は−Ｖ
の信号を出力する回路（以下、論１１Ａ回路という）と
、各入力信号が−Ｖのときに発振して＋Ｖ又は−Ｖの信
号な出力する回路（以下、論ｌｊＢ回路という）と、入
力信号の一方が＋Ｖ％他方が−Ｖのときに発振して＋Ｖ
又は−Ｖの情号な出力する回路（以下、論理Ａ１１回路
という）があり、たとえば特公昭４５−２９０５４号公
報、特公昭４８−５（１７７７号公報、特公昭５１−１
８２１１号公報、日本信号波Ｗ（Ｖｏｌ、 ２．ｌ５ｋ
ｈ５．１９７８年発行）等に記載されている。また、こ
の樵の論理回路は、閾値発振回路と整流回路とを任意に
組合せることにより、ＡＮＤ回路、ＮＡＮＤ回路、イン
バータ回路の各種の論理回路な構成することができ、出
力信号は直流的な正負のパルス信号（−４−ｖ、−ｖ）
と故障信号零とで与えられ、一般的には出力信号の−１
−ｖ、−ｖを２値情報の１ｍ、＠ＱＴａに封応させて使
用される。
ができるし、これらケ組合せて使用することもできる。
本発明で用いる遅延回路は、故障したときに出力を生じ
ないとともに時間が延長される側の故障モードな有する
既知の回路であり、たとえば、本出願と同一人による特
願昭５６−４２０７５号、電気通信学会、回路とシステ
ム研究会資料ＣＡ３８１−’５１”非対称誤り回路によ
る波形操作″２頁第５図（イ）等において非対称誤り遅
延回路又はフェールセーフな遅延回路として記載されて
いる。
ないとともに時間が延長される側の故障モードな有する
既知の回路であり、たとえば、本出願と同一人による特
願昭５６−４２０７５号、電気通信学会、回路とシステ
ム研究会資料ＣＡ３８１−’５１”非対称誤り回路によ
る波形操作″２頁第５図（イ）等において非対称誤り遅
延回路又はフェールセーフな遅延回路として記載されて
いる。
以下、図面に示す実施例に基いて本発明の詳細な説明す
る。
る。
第１図の発振器は、従構接続された２人力の非対称誤り
に作られたｎ個の論理回路１ ａ ｅｌｂｅｌｃ・・・
１ｎと、特定の故障モードに作られたｊｕｎ（但し、ｍ
ｘｎ−１）ＩＦ）ｊｌ［ｆｌｉ１２ａ ＊ ２ｂ ＃
２Ｃ・・・２ｍとを備えている。各論理回路１ａ＃ｌ）
、１ｃ・・・１ｎは、ともに前述した瞼埋ム回路であり
、内入力がともに正（＋Ｖのときに発振して論理回路１
ａないし１ｍＦｉ正（＋、Ｖ ） １に出カシ、 ｍ終
段ノ論１１回路１ｎＦｉ負（−Ｖ）な出力する。初段の
論理回路１ａの内入力端子は、直流電源（図示せず）の
正側端子に抵抗３，４を介して接続されて電源電圧（＋
Ｅ）が印加されており、かつ入力端子の一方（又は、双
方）に最終段の論理回路１ｎの出力が瘍還されている。
に作られたｎ個の論理回路１ ａ ｅｌｂｅｌｃ・・・
１ｎと、特定の故障モードに作られたｊｕｎ（但し、ｍ
ｘｎ−１）ＩＦ）ｊｌ［ｆｌｉ１２ａ ＊ ２ｂ ＃
２Ｃ・・・２ｍとを備えている。各論理回路１ａ＃ｌ）
、１ｃ・・・１ｎは、ともに前述した瞼埋ム回路であり
、内入力がともに正（＋Ｖのときに発振して論理回路１
ａないし１ｍＦｉ正（＋、Ｖ ） １に出カシ、 ｍ終
段ノ論１１回路１ｎＦｉ負（−Ｖ）な出力する。初段の
論理回路１ａの内入力端子は、直流電源（図示せず）の
正側端子に抵抗３，４を介して接続されて電源電圧（＋
Ｅ）が印加されており、かつ入力端子の一方（又は、双
方）に最終段の論理回路１ｎの出力が瘍還されている。
他の論理回路１ｂないし１ｎの入力端子Ｆｉ繭段の論理
回路の出力端子に一方は直接接続され、他方は遅延回路
２ａ ＊ ２ｂ Ｉ ２Ｃ・・・２ｍを介して接続され
ている。従って、論理回路１ａの入力には当該論理回路
が発振する極性の電源電圧（＋Ｅ）が人力するとともに
、当該論理回路が発振しない極性で最終段の論理回路１
ｎの出力が帰還されており、他の論理回路１ｂないし１
ｎの入力にはその論理回路が発振する極性で前段の論理
回路の出力が入力される。
回路の出力端子に一方は直接接続され、他方は遅延回路
２ａ ＊ ２ｂ Ｉ ２Ｃ・・・２ｍを介して接続され
ている。従って、論理回路１ａの入力には当該論理回路
が発振する極性の電源電圧（＋Ｅ）が人力するとともに
、当該論理回路が発振しない極性で最終段の論理回路１
ｎの出力が帰還されており、他の論理回路１ｂないし１
ｎの入力にはその論理回路が発振する極性で前段の論理
回路の出力が入力される。
各遅延回路２ａ ＊ ２ｂ＊ ２ｃｍ２ｍｔｉ、故障し
たときに出力を生じないとともに、遅延時間が延長され
る側の故障モードな有する既知の回路であり、図示の例
ではその一つな第２図に示すように、ユニジャンクショ
ントラデンサ１５ｔｌ−設け、このコンデンサ１５の出
力ｉｍｔ直流電源（図示せず）の正側端子にダイオード
１６Ｎ！−介して接続して電源電圧（＋Ｅ）にクランプ
した回路であり、前記弛張発振器の正一端子（ホ）が前
段の論理回路の出力端子に接続され、コ゛ンデンサ１５
の出力側が次段の論理回路の入力端子に接続される。
たときに出力を生じないとともに、遅延時間が延長され
る側の故障モードな有する既知の回路であり、図示の例
ではその一つな第２図に示すように、ユニジャンクショ
ントラデンサ１５ｔｌ−設け、このコンデンサ１５の出
力ｉｍｔ直流電源（図示せず）の正側端子にダイオード
１６Ｎ！−介して接続して電源電圧（＋Ｅ）にクランプ
した回路であり、前記弛張発振器の正一端子（ホ）が前
段の論理回路の出力端子に接続され、コ゛ンデンサ１５
の出力側が次段の論理回路の入力端子に接続される。
遅延回路２ ａ ｔ ２ ｂ ＃ ２ ｃ・・・２ｍの
遅延時間は以下の説明では同じであるものとするが、異
なっていてもよい。
遅延時間は以下の説明では同じであるものとするが、異
なっていてもよい。
この発振器は、各回路が正常であれば、電源が投入され
ると、先ず論理回路１ａが発振して正（＋Ｖ）の信号な
出力し、その後は論理回路１ｂが遅延回路２ａでの遅延
時間経過後に発振する形態で、遅延回路２ａ Ｉ ２ｂ
。
ると、先ず論理回路１ａが発振して正（＋Ｖ）の信号な
出力し、その後は論理回路１ｂが遅延回路２ａでの遅延
時間経過後に発振する形態で、遅延回路２ａ Ｉ ２ｂ
。
２Ｃ・・・２ｍでの遅延時間分ずつ遅れて、以後の論理
回路１ｂないし１ｍが発振して正の信号な出力する。そ
して、最終段の論理回路１ｎが発振すると、その負出力
が初段の１ｉＩＩｆＩｊＡ回路１８に帰還されて論理回
路１ａが発振しなくなり、それによって全ての論理回路
が発振せず、零の信号な出力する。最終段のＦｉＩＩ墳
回路１ｎが発振しなくなると、その出力が零になるから
、初段の、、論理回路１ａが丹び発振することにより、
後段の論理回路が幀次発蚕する。従って、各１１１境回
路１ａｌｉｐ、１ｃ・・・１ｎの出力信号は、第５図（
ａ） （ｂ） （Ｃ）・・・（ｎ）に示すような矩形波
信号となる。論理回路１ａないし１ｍの各出力信号は第
５図（ａ）ないし−に下すように、＋ｖと０に変化する
信号であるとともに、立上り時が遅延回路２ａないし２
ｍでの遅延時間ずつ遅延されている。論理回路１ｎの出
力信号は第２図（ｎ）に示すように、０と−Ｖに変化す
る信号である。
回路１ｂないし１ｍが発振して正の信号な出力する。そ
して、最終段の論理回路１ｎが発振すると、その負出力
が初段の１ｉＩＩｆＩｊＡ回路１８に帰還されて論理回
路１ａが発振しなくなり、それによって全ての論理回路
が発振せず、零の信号な出力する。最終段のＦｉＩＩ墳
回路１ｎが発振しなくなると、その出力が零になるから
、初段の、、論理回路１ａが丹び発振することにより、
後段の論理回路が幀次発蚕する。従って、各１１１境回
路１ａｌｉｐ、１ｃ・・・１ｎの出力信号は、第５図（
ａ） （ｂ） （Ｃ）・・・（ｎ）に示すような矩形波
信号となる。論理回路１ａないし１ｍの各出力信号は第
５図（ａ）ないし−に下すように、＋ｖと０に変化する
信号であるとともに、立上り時が遅延回路２ａないし２
ｍでの遅延時間ずつ遅延されている。論理回路１ｎの出
力信号は第２図（ｎ）に示すように、０と−Ｖに変化す
る信号である。
この発振器の出力信号を用いてスキャンニング用の信号
な作成するには、最終段以外の鍮埋回１１６１ａないし
１ｍの出力信号の立上り時を微分回路等で偏々に検出し
、各検出信号をシュミット回路等の波形整形回路で個々
に波形整形すればよい、このようＫすれば、各波形整形
回路の出力に、順次移相したパル°メ信号な得ることが
できる。
な作成するには、最終段以外の鍮埋回１１６１ａないし
１ｍの出力信号の立上り時を微分回路等で偏々に検出し
、各検出信号をシュミット回路等の波形整形回路で個々
に波形整形すればよい、このようＫすれば、各波形整形
回路の出力に、順次移相したパル°メ信号な得ることが
できる。
また、この発振器は、いずれかの論理回路が故−障する
と、その出力が零になるから、故障した論理回路よりも
前の各論理回路は発振な持続して正出力を持続し、他の
論理回路は発振せずに零な出力し、各論理回路の出力が
矩形波信号にならず、従って前述したスキャンニ／グ用
の信号な得ることができない。
と、その出力が零になるから、故障した論理回路よりも
前の各論理回路は発振な持続して正出力を持続し、他の
論理回路は発振せずに零な出力し、各論理回路の出力が
矩形波信号にならず、従って前述したスキャンニ／グ用
の信号な得ることができない。
さらに１この発振器は、いずれかの遅延回路が短絡又Ｆ
ｉ＠線故障なすると、その出力が消滅するから、その後
段の論理回路が発振せず、各論理回路はその一つが故障
したときと同じ状１１１に：なり矩形波信号を出力しな
い。さらに、いずれかの遅延回路のＪ！！延時間が変化
しても、この発振器は故障した遅延回路の次段の論理回
路の出力の立上り時が遅れてその分だけ各論理回路の出
力の周期が長くなるに丁ぎない、すなわち、−理回路の
立上りが進むことがないので、論理回路の出力に重なり
が生じない。
ｉ＠線故障なすると、その出力が消滅するから、その後
段の論理回路が発振せず、各論理回路はその一つが故障
したときと同じ状１１１に：なり矩形波信号を出力しな
い。さらに、いずれかの遅延回路のＪ！！延時間が変化
しても、この発振器は故障した遅延回路の次段の論理回
路の出力の立上り時が遅れてその分だけ各論理回路の出
力の周期が長くなるに丁ぎない、すなわち、−理回路の
立上りが進むことがないので、論理回路の出力に重なり
が生じない。
論理８同路な用いて発振器な構成するときは、遅延回路
の出力なたとえばトランスで位相反射して負パルスとし
、ダイオード６は逆向にし電源−目にクランプすると同
時に論理回Ｍ１ａないし１ｍは両人力が−Ｖのときに発
振して−Ｖな出力し、最終段の論理回路１ｎは両人力が
−Ｖのときに発振して＋Ｖを出力し、電源電圧を十Ｅｆ
Ｃ代えて−ＥＫ″′ｒればよい。また、論理Ａ８回路な
用いるときは、論理回路１ａないし１ｍは入力の一方が
＋Ｖ。
の出力なたとえばトランスで位相反射して負パルスとし
、ダイオード６は逆向にし電源−目にクランプすると同
時に論理回Ｍ１ａないし１ｍは両人力が−Ｖのときに発
振して−Ｖな出力し、最終段の論理回路１ｎは両人力が
−Ｖのときに発振して＋Ｖを出力し、電源電圧を十Ｅｆ
Ｃ代えて−ＥＫ″′ｒればよい。また、論理Ａ８回路な
用いるときは、論理回路１ａないし１ｍは入力の一方が
＋Ｖ。
他方が−Ｖのとき発振して＋Ｖと−Ｖを別々に出力し、
出力の一方を直接、他方な遅延回路な介して各々次段の
論理回路の端子に別々に入力し、最終段の論、・・着回
路１ｎは入力の一方が＋Ｖ、他方が−Ｖのときに発振し
て、正（又は負）の出力を初段の論理回路１ａの負（又
は正）の入力側に場處させればよいことは明らかである
。
出力の一方を直接、他方な遅延回路な介して各々次段の
論理回路の端子に別々に入力し、最終段の論、・・着回
路１ｎは入力の一方が＋Ｖ、他方が−Ｖのときに発振し
て、正（又は負）の出力を初段の論理回路１ａの負（又
は正）の入力側に場處させればよいことは明らかである
。
なお、インバータを用いると、論理ム回路、論理８回路
及び論理Ａ１回路の組合せによる発振器を得ることがで
きる。すなわち、＋ｖｙ−Ｖにするインバータは、両人
力が＋Ｖのとき発振して−Ｖな出力する論理Ａ回路で構
成することができ、−Ｖｌｋ：＋ＶｆｌＣするインバー
タは両人力が−Ｖのときに発掘して＋ｖｉｋ：出力する
論理８囲路で構成することができる。
及び論理Ａ１回路の組合せによる発振器を得ることがで
きる。すなわち、＋ｖｙ−Ｖにするインバータは、両人
力が＋Ｖのとき発振して−Ｖな出力する論理Ａ回路で構
成することができ、−Ｖｌｋ：＋ＶｆｌＣするインバー
タは両人力が−Ｖのときに発掘して＋ｖｉｋ：出力する
論理８囲路で構成することができる。
従って、各論理回路の出力側に、次段の論理回路に応じ
てインバータを設けることにより、各種の＊埋回路の組
合せによ゛る発振器１Ｉｔｎｌ成することができる。
てインバータを設けることにより、各種の＊埋回路の組
合せによ゛る発振器１Ｉｔｎｌ成することができる。
以上のように本発明は、２人力非対称誤り論理回路と、
特定の故障モードをもつ遅延回路とｖｌｉ数従続接続し
て、各論理回路の出力な次段の論理回路が発振する極性
で次段の論理回路の入力端子の一方に入力するとともに
他方に前記遅延回路な介して入力し、初段の論理回路の
入力側に当該論理回路が発振しない極性で最終段の論理
回路の出力を帰還したから、順次１相した複数の矩形波
信号な簡単な回路で回路故障によって出力を生じな−１
か、または発掘が停止するツエールセーフに得ることが
できる。
特定の故障モードをもつ遅延回路とｖｌｉ数従続接続し
て、各論理回路の出力な次段の論理回路が発振する極性
で次段の論理回路の入力端子の一方に入力するとともに
他方に前記遅延回路な介して入力し、初段の論理回路の
入力側に当該論理回路が発振しない極性で最終段の論理
回路の出力を帰還したから、順次１相した複数の矩形波
信号な簡単な回路で回路故障によって出力を生じな−１
か、または発掘が停止するツエールセーフに得ることが
できる。
第１図は本発明にかかる＠機器の電気回路の一例な示す
ブロック図、第２図は遅延回路の一実鴫例図、第５図は
電気信号の説明図で〜２ｍ：４ｆｆｉ回路。
ブロック図、第２図は遅延回路の一実鴫例図、第５図は
電気信号の説明図で〜２ｍ：４ｆｆｉ回路。
Claims (1)
- （１）順次従続接続される複数の２人力非対称誤り論理
回路と、故障したときに出力を生じないとともに時間が
延長される側の、】故障モードを有する複数の遅延回路
とな備え、各論理回路は轟誼論垣回路が発振する極性で
前段の論＠回路の出力が入力端子の一方に入力するとと
もＫｌｌ記遅砥回路を介して入力端子の他方に入力し、
初段の論理回路＼ の入力側に！ｌｌ＆該論＠園路が発振しない極性で最１
１に＆の論ＩＩｗＡ路の出力を帰還してなる発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212635A JPS58111428A (ja) | 1981-12-24 | 1981-12-24 | 発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212635A JPS58111428A (ja) | 1981-12-24 | 1981-12-24 | 発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111428A true JPS58111428A (ja) | 1983-07-02 |
| JPH0245375B2 JPH0245375B2 (ja) | 1990-10-09 |
Family
ID=16625912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212635A Granted JPS58111428A (ja) | 1981-12-24 | 1981-12-24 | 発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111428A (ja) |
-
1981
- 1981-12-24 JP JP56212635A patent/JPS58111428A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0245375B2 (ja) | 1990-10-09 |
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