JPS58112380A - 回路パタ−ン改修方法 - Google Patents
回路パタ−ン改修方法Info
- Publication number
- JPS58112380A JPS58112380A JP21170381A JP21170381A JPS58112380A JP S58112380 A JPS58112380 A JP S58112380A JP 21170381 A JP21170381 A JP 21170381A JP 21170381 A JP21170381 A JP 21170381A JP S58112380 A JPS58112380 A JP S58112380A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit pattern
- conductor
- printed circuit
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は大型電子計算機に用いる高密度多層化プリント
基板の製造等に係り、回路パターン形成後の欠陥回路を
修！する手段について提示する回路ハターン改修方法。
基板の製造等に係り、回路パターン形成後の欠陥回路を
修！する手段について提示する回路ハターン改修方法。
（ｂ） 技術の背景
高速度で動作するＩＣ，ＬＳＩを実装する高密度多層プ
リント基板（以下単にプリント基板と呼ぶ）は多数の微
細な回路がパターン化生成され、又立体的回路接続をな
す数十個に及ぶバイヤホール等を具備する。係るプリン
ト基板の製造は作業上、特に接続品質面から多大の努力
を必要とし、導体回路の接Ｍ信頼性を確保するが二期待
に反し例えば回路パターンの断線や短絡等の欠陥を生ず
る。
リント基板（以下単にプリント基板と呼ぶ）は多数の微
細な回路がパターン化生成され、又立体的回路接続をな
す数十個に及ぶバイヤホール等を具備する。係るプリン
ト基板の製造は作業上、特に接続品質面から多大の努力
を必要とし、導体回路の接Ｍ信頼性を確保するが二期待
に反し例えば回路パターンの断線や短絡等の欠陥を生ず
る。
従来、この様な回路パターン中に欠陥が発生したとき、
欠陥に係るパターン回路部分を個別のワイヤ（以下Ｄｉ
ｓｃＦ＊ｅｔｅ Ｗｊ＊ｅ の略記ＤＷとする）で再配
線することがある。係る具体例を第１図と第２図により
１明する。
欠陥に係るパターン回路部分を個別のワイヤ（以下Ｄｉ
ｓｃＦ＊ｅｔｅ Ｗｊ＊ｅ の略記ＤＷとする）で再配
線することがある。係る具体例を第１図と第２図により
１明する。
（Ｃ） 従来技術と問題点
第１図は対象とするプｌント基板内立体的回路（パター
ン）の欠陥に係る一回路を示す。
ン）の欠陥に係る一回路を示す。
図中、１と２と３は骸基板表面又は裏面側における外付
けのＩＣ素子等をボンディング接続するパッド端子、４
と５Ｆｉ積層回路間を接続する通称パイヤホールと呼ば
れる中継接続用のスルーホール、そして６と６′は前記
欠陥に係る部分回路である。
けのＩＣ素子等をボンディング接続するパッド端子、４
と５Ｆｉ積層回路間を接続する通称パイヤホールと呼ば
れる中継接続用のスルーホール、そして６と６′は前記
欠陥に係る部分回路である。
ところでパッド端子１と３間の回路は同一のプリント基
板面上にあることは少く、スルーホールを介して積層の
中間層回路パターンを部分回路として形成されているこ
とが多い。例えば図示パッド端子ｌと２間の回路６は該
基板の表面回路パターンで部分的に配線されるが、スル
ーホール４と５間の回路６′は積層の−９間層で配線さ
れる等して回路が形成される。
板面上にあることは少く、スルーホールを介して積層の
中間層回路パターンを部分回路として形成されているこ
とが多い。例えば図示パッド端子ｌと２間の回路６は該
基板の表面回路パターンで部分的に配線されるが、スル
ーホール４と５間の回路６′は積層の−９間層で配線さ
れる等して回路が形成される。
しかして第１図の７で示すところが断線欠陥とすれば、
紋欠陥修復に当り第２図（ａ）に示されるＤＷ８を用い
てパッド端子ｌと２間を再配線することで対処していた
。更に第２図（ｂ）においては、第１図のパッド端子２
と３間回路の部分回路６″に断線欠陥７′が生じた場合
が示され、この場合はＤＷ９をパッド端子２と３間に接
続して再配線して修理を完了していた。
紋欠陥修復に当り第２図（ａ）に示されるＤＷ８を用い
てパッド端子ｌと２間を再配線することで対処していた
。更に第２図（ｂ）においては、第１図のパッド端子２
と３間回路の部分回路６″に断線欠陥７′が生じた場合
が示され、この場合はＤＷ９をパッド端子２と３間に接
続して再配線して修理を完了していた。
しかしながら、前記ＤＷにＬる二点間配線は、通電時骸
基板内の厚１！（あるいは薄腰）形成の回路導体と同一
伝播速度であることが望ましく、このため修復に用いる
ＤＷ配線長（ＬＤＷ）を次式により決定していた。
基板内の厚１！（あるいは薄腰）形成の回路導体と同一
伝播速度であることが望ましく、このため修復に用いる
ＤＷ配線長（ＬＤＷ）を次式により決定していた。
式中、Ｌｐｔｔ；ｔパット端子間の回路パターン長さ、
Ｄｒτは単位回路パ”ターン長当りの伝播（遅延）時間
、及びＤｎｗはＤＷ単位長当りの伝播（遅延）時間であ
る。
Ｄｒτは単位回路パ”ターン長当りの伝播（遅延）時間
、及びＤｎｗはＤＷ単位長当りの伝播（遅延）時間であ
る。
然るに配線されたＤＷ８又はＤＷ９とプリント基板形成
の膜回路との接続点図示２のパッド端子部で電気的反射
やこれにともなうミスマツチングが生じ、該基板組立て
のユニット回路が誤動作する不都合を発していた。
の膜回路との接続点図示２のパッド端子部で電気的反射
やこれにともなうミスマツチングが生じ、該基板組立て
のユニット回路が誤動作する不都合を発していた。
（ｄ） 発明の目的
健
本発明はかかる弱米技術における欠点を除去するととを
目的として高速で動作する計算機等に用いられるプリン
ト基板の前記欠陥回路の改修において、前記ずスマッチ
ング等生じないあるいは信号伝達にさいしミスマツチン
グによるレーシング等起らない改修方法を提供しようと
するものである。
目的として高速で動作する計算機等に用いられるプリン
ト基板の前記欠陥回路の改修において、前記ずスマッチ
ング等生じないあるいは信号伝達にさいしミスマツチン
グによるレーシング等起らない改修方法を提供しようと
するものである。
（ｅ） 発明の構成
本発明によれば、プリント基板内回路パターンにおいて
欠陥を有する導体膜を両端のパッド端子近傍において切
断し、前記両端の端子パッド間を前記導体ｌｌｌ−＆−
に対応しかつカットされた回路導体中に含まれるスルー
ホール数ξこ対応して線長を決めたワイヤにエリ接続す
る回路パターン改修方法が提案される。
欠陥を有する導体膜を両端のパッド端子近傍において切
断し、前記両端の端子パッド間を前記導体ｌｌｌ−＆−
に対応しかつカットされた回路導体中に含まれるスルー
ホール数ξこ対応して線長を決めたワイヤにエリ接続す
る回路パターン改修方法が提案される。
（ｆ） 発明の実施例
り下、本発明の実施例を第３図乃至第５図に従って軟甲
する。
する。
第３図と第４図は、共に前記回路パターンの欠陥が断線
状態７あるい＃１７′として発生したときの第２図同様
の回路構成で示され、従来と比較して本発明の要旨が明
らかとなる様考慮される。
状態７あるい＃１７′として発生したときの第２図同様
の回路構成で示され、従来と比較して本発明の要旨が明
らかとなる様考慮される。
第３図に示される実施例にあっては断線欠陥７の位置が
プリント基板のＩＩ面回路パターン、あるいは中間層の
一回路パターン何れであるとに拘らず、従来の部分的回
路の修復８を改めパッド端子１〜２間をＤＷＩＩにて接
続するとともに、端子パッド２〜３間をもＤＷｌｌ ’
にて接続する。即ち、プリント基板内において関連する
配線路全長回路に亘り配線する。これにとも々い基板表
面のパッド端子１．２及び３の端子近くで回路パターン
（導体膜）のカット１２及びカット１３を施して、膜形
成の回路に分流する並列の分岐回路が生しない様する。
プリント基板のＩＩ面回路パターン、あるいは中間層の
一回路パターン何れであるとに拘らず、従来の部分的回
路の修復８を改めパッド端子１〜２間をＤＷＩＩにて接
続するとともに、端子パッド２〜３間をもＤＷｌｌ ’
にて接続する。即ち、プリント基板内において関連する
配線路全長回路に亘り配線する。これにとも々い基板表
面のパッド端子１．２及び３の端子近くで回路パターン
（導体膜）のカット１２及びカット１３を施して、膜形
成の回路に分流する並列の分岐回路が生しない様する。
修復に用いるＤ ＷｌｌＩ！！ｋ Ｌ ｏ ｗ ｌｉｔ
前記（１）式に代り次式より決定する。
前記（１）式に代り次式より決定する。
Ｌｎｗ＝；讐（Ｄｐ丁・Ｌｐテ＋Ｄｉｙ（ＮｉＨ＋１）
）用偉）式中、Ｄ ？ ＨＦｉミスルーホール伝播時間
及びＮｙａは中継スルーホール数、又Ｄｎｗ＋ Ｄｒｙ
及びＬＰＴは（１］式の定義を参照されたい。
）用偉）式中、Ｄ ？ ＨＦｉミスルーホール伝播時間
及びＮｙａは中継スルーホール数、又Ｄｎｗ＋ Ｄｒｙ
及びＬＰＴは（１］式の定義を参照されたい。
換言すれば、前記の各カット間の全導体展長に対応しか
つカット間の導体中に含まれるスルーホール数に対応し
て線長を決めて配線する。
つカット間の導体中に含まれるスルーホール数に対応し
て線長を決めて配線する。
この様に修復ネット全体をパッド端子部でカットするこ
とにより、ＤＷ路と膜形成の回路との間−こおいて信号
伝播上のレーシングがなく、又図示ｌこない＃基板内他
回路との時間的マツチングをはかるものである。
とにより、ＤＷ路と膜形成の回路との間−こおいて信号
伝播上のレーシングがなく、又図示ｌこない＃基板内他
回路との時間的マツチングをはかるものである。
第４図は第２図（ｂ）図該当の回路導体６″に訃いて、
断線欠陥７′の生じたときであり、この場合と言えども
助成（２）にエリＤＷ接続体１１．１１’の全長を決め
配線しかつ前記と同様なパッド端子部での切離あるいは
カット１２又はカット１３をして対処する実施例である
。
断線欠陥７′の生じたときであり、この場合と言えども
助成（２）にエリＤＷ接続体１１．１１’の全長を決め
配線しかつ前記と同様なパッド端子部での切離あるいは
カット１２又はカット１３をして対処する実施例である
。
第５図に例示するのは、前記ＤＷ接続体１１がパッド端
子２の近くでプリント基板スルーホール１４を貫通させ
る等して配４Ｉ接続する状態である。
子２の近くでプリント基板スルーホール１４を貫通させ
る等して配４Ｉ接続する状態である。
１ン１不スルーホール１４の上方が多層化プリント基板
の表面側であるとすれば、ＤＷ接続体は表面上設置のワ
イヤ接続用パッド１５にはんだ付けし、使方前言ｅ基板
の裏面側にてワイヤ接続用パッド１６１こけんだ付けし
て具体的配線が施される。
の表面側であるとすれば、ＤＷ接続体は表面上設置のワ
イヤ接続用パッド１５にはんだ付けし、使方前言ｅ基板
の裏面側にてワイヤ接続用パッド１６１こけんだ付けし
て具体的配線が施される。
パッド端子２には図示にないがＬＳＩ等該基板実装の個
別素子がボンディング接続される端子である。
別素子がボンディング接続される端子である。
本発明の前記実施例はプリント基板内での断腸欠陥があ
るときを述べたが、これに回路パターン間に短絡がある
と判定される欠陥に対しても両方の回路を前ｄｅの方法
で切離し、切離回路をＤＷで接続すれは工い。
るときを述べたが、これに回路パターン間に短絡がある
と判定される欠陥に対しても両方の回路を前ｄｅの方法
で切離し、切離回路をＤＷで接続すれは工い。
（ψ 発明の効果
前記本発明の回路パターン改修方法によれば、膜形成の
回路導体と同じ電気的特性速度のＤＷ配１１接続が施行
されることとなる。これｌごともない高速度かつ高密度
多層化プリント基板の電算機適用上の問題点が解決され
たことになり安定してプリント基板を提供することが可
能となる。
回路導体と同じ電気的特性速度のＤＷ配１１接続が施行
されることとなる。これｌごともない高速度かつ高密度
多層化プリント基板の電算機適用上の問題点が解決され
たことになり安定してプリント基板を提供することが可
能となる。
第１図と第２図は従来の回路パターン改修方法を説明す
る回路図、又第３図乃至第４図り本発明の一実施例を説
明する回路図、及び第５図はＤＷ接続体の配線接続する
状態を示す図である。 図中、１．２と３はパッド端子、４．５と１４はパイヤ
ホールあるいはスルーホール、６．６’と６″は断線等
パターン欠陥に係る部分回路、７と７′は断線部分、８
と９はＤＷ接続体、１１は本発明の接続体、１２と１３
は膜回路導体のカット部所及び１５と１６はポンプイン
グツくラドである・ ヤ１図 〒ヲＤ ／／′ １４図 ２ 第５０ １
る回路図、又第３図乃至第４図り本発明の一実施例を説
明する回路図、及び第５図はＤＷ接続体の配線接続する
状態を示す図である。 図中、１．２と３はパッド端子、４．５と１４はパイヤ
ホールあるいはスルーホール、６．６’と６″は断線等
パターン欠陥に係る部分回路、７と７′は断線部分、８
と９はＤＷ接続体、１１は本発明の接続体、１２と１３
は膜回路導体のカット部所及び１５と１６はポンプイン
グツくラドである・ ヤ１図 〒ヲＤ ／／′ １４図 ２ 第５０ １
Claims (1)
- 回路パターン、スルーホール、及び素子接続用のパッド
端子等を形成したプリント基叛内回路パターンの欠陥改
修において、欠陥を有する導体膜を両端のパッド端子近
傍において、切断し、前Ｐ両端の端子パッド間を前記導
体膜長に対応しかつ切断された回路導体中に含まれるス
ルーホール数に対応して線長を決めたワイヤに↓り接続
することを特徴とする回路パターン改修方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21170381A JPS58112380A (ja) | 1981-12-25 | 1981-12-25 | 回路パタ−ン改修方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21170381A JPS58112380A (ja) | 1981-12-25 | 1981-12-25 | 回路パタ−ン改修方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112380A true JPS58112380A (ja) | 1983-07-04 |
| JPS6251520B2 JPS6251520B2 (ja) | 1987-10-30 |
Family
ID=16610185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21170381A Granted JPS58112380A (ja) | 1981-12-25 | 1981-12-25 | 回路パタ−ン改修方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63102399A (ja) * | 1986-10-20 | 1988-05-07 | 富士通株式会社 | 多層プリント配線基板 |
-
1981
- 1981-12-25 JP JP21170381A patent/JPS58112380A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63102399A (ja) * | 1986-10-20 | 1988-05-07 | 富士通株式会社 | 多層プリント配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251520B2 (ja) | 1987-10-30 |
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