JPS58129831A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58129831A JPS58129831A JP58001899A JP189983A JPS58129831A JP S58129831 A JPS58129831 A JP S58129831A JP 58001899 A JP58001899 A JP 58001899A JP 189983 A JP189983 A JP 189983A JP S58129831 A JPS58129831 A JP S58129831A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003623 enhancer Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置特に、エンノ・ンスメント型絶縁ゲ
ート電界効果トランジスタ（以下ＩＧＦＥＴと称す。）
とデプレション型ＩＧＦＥＴを用いたクロ、クゲート半
導体装置に関するものである。
ート電界効果トランジスタ（以下ＩＧＦＥＴと称す。）
とデプレション型ＩＧＦＥＴを用いたクロ、クゲート半
導体装置に関するものである。
消費電力を減少させるためには、従来エンノ・ンスメン
ト［ＩＧＦＥＴを用いたクロックドゲート回路が使用さ
れており、更にはまた、スイッチングスピードを速める
ためにエン／Ｓンスメント、デブレシ冒／皺の回路が従
来より使用されている。
ト［ＩＧＦＥＴを用いたクロックドゲート回路が使用さ
れており、更にはまた、スイッチングスピードを速める
ためにエン／Ｓンスメント、デブレシ冒／皺の回路が従
来より使用されている。
第１図ＫＰチャンネルエンノーンスメントｉ、ＩＧＦＥ
Ｔを用い九クロックドゲートのインノ（−夕回路を示す
。エンハンスメント型ＩＧＦＥＴＱＩのドレイン１は定
電源ＶＤＤに接続され、ＩＧＦＥＴＱｌのゲート２は、
例えば１８２図に示すようなりロックパルスｆが加えら
れ、ＩＧＦＥＴＱ、のソース３線エンハンスメ／ト型Ｉ
ＧＦＥＴＱＩのドレイン４と接続されると同時に出力端
子となっている。さらＫ Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ ｓ
のゲート電極５は入力端子として使用されｓ Ｉ Ｇ
Ｐ Ｅ Ｔ Ｑ ｓのソース６は接地電位（ＯＶ）Ｋ
接続されている。りｐ２クパルスメが一１７ＶのときＩ
ＧＦＥＴＱｓは導通状態となるので、入力ＫＩＧＦＥＴ
Ｑ、の閾値電圧（例えば−２，ＯＶとする）より絶対値
で高い電圧が加わった場合ＩＧＦＥＴＱｓのソース６よ
りＩＧＦＥＴＱｌのドレイン１へ向う方向に電流が流れ
るが、クロ、クパルスｆがｏｖの時にはＩＧＦＥＴＱＩ
が非導通状１１１になるため、電流は流れない。したが
って負荷トランジスタＱ１のゲートにクロックを与えて
使用するクロ、クドゲートの装置では負荷トランジスタ
Ｑ！のゲート電極に一１７ｖの定電源を加えた装置に比
較して消費電力は、（ｆが一１７ＶＫなっている時間）
／（クロ、りの周期）となり大きく減少する。しかし、
このエンハンスメント型ＩＧＦＢＴを用い九クロックド
ゲートの装置では、ＩＧＦＥＴＱ、のチャンネル長を”
Ｉ、チャンネル幅をＷ！およびＩＧＦＥＴＱ、のチャン
ネル長をＬｓ、チャンネル幅をＷ禦とし走時に正常なイ
ンバータ動作を行うためには（Ｗｓ−Ｌｔ）／（Ｗｔ；
Ｌｓ）＝２０程度としなければならないため、面積的に
大きいという欠点があり、またエンハンスメン）［ＩＧ
ＦＥＴＱｌを負荷トランジスタとして使用しているため
スイッチングスピードもＴｏまり速くない。
Ｔを用い九クロックドゲートのインノ（−夕回路を示す
。エンハンスメント型ＩＧＦＥＴＱＩのドレイン１は定
電源ＶＤＤに接続され、ＩＧＦＥＴＱｌのゲート２は、
例えば１８２図に示すようなりロックパルスｆが加えら
れ、ＩＧＦＥＴＱ、のソース３線エンハンスメ／ト型Ｉ
ＧＦＥＴＱＩのドレイン４と接続されると同時に出力端
子となっている。さらＫ Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ ｓ
のゲート電極５は入力端子として使用されｓ Ｉ Ｇ
Ｐ Ｅ Ｔ Ｑ ｓのソース６は接地電位（ＯＶ）Ｋ
接続されている。りｐ２クパルスメが一１７ＶのときＩ
ＧＦＥＴＱｓは導通状態となるので、入力ＫＩＧＦＥＴ
Ｑ、の閾値電圧（例えば−２，ＯＶとする）より絶対値
で高い電圧が加わった場合ＩＧＦＥＴＱｓのソース６よ
りＩＧＦＥＴＱｌのドレイン１へ向う方向に電流が流れ
るが、クロ、クパルスｆがｏｖの時にはＩＧＦＥＴＱＩ
が非導通状１１１になるため、電流は流れない。したが
って負荷トランジスタＱ１のゲートにクロックを与えて
使用するクロ、クドゲートの装置では負荷トランジスタ
Ｑ！のゲート電極に一１７ｖの定電源を加えた装置に比
較して消費電力は、（ｆが一１７ＶＫなっている時間）
／（クロ、りの周期）となり大きく減少する。しかし、
このエンハンスメント型ＩＧＦＢＴを用い九クロックド
ゲートの装置では、ＩＧＦＥＴＱ、のチャンネル長を”
Ｉ、チャンネル幅をＷ！およびＩＧＦＥＴＱ、のチャン
ネル長をＬｓ、チャンネル幅をＷ禦とし走時に正常なイ
ンバータ動作を行うためには（Ｗｓ−Ｌｔ）／（Ｗｔ；
Ｌｓ）＝２０程度としなければならないため、面積的に
大きいという欠点があり、またエンハンスメン）［ＩＧ
ＦＥＴＱｌを負荷トランジスタとして使用しているため
スイッチングスピードもＴｏまり速くない。
一方路３図に従来より使用されているエンハンスメント
ーデブレシ、ン型のインバータ回路を示す。デプレショ
ン型ＩＧＦＥＴＱ、のトレイン７は定電源ＶＤＤ Ｋ接
続され、ＩＧＦＥ’ｌ”Ｑ、のケート電極８およびソー
ス９はエンハンスメン）ｆｆＩＧＦＥＴＱ４のドレイン
１０と１ｉｌｃ絖され、また出力端子となっている。ま
た、ＩＧＦＥＴＱ４のケート電極１１は入力端子となっ
ており、ソース１２は接地電位となっている。第３図の
構成の場合にはＩＧＦＥＴＱ、がデプレシ、ン製でおる
ために第１図の構成と比較しておよそ１．５倍から２倍
スイッチングスピードが速く、またＩＧＦＥＴＱ。
ーデブレシ、ン型のインバータ回路を示す。デプレショ
ン型ＩＧＦＥＴＱ、のトレイン７は定電源ＶＤＤ Ｋ接
続され、ＩＧＦＥ’ｌ”Ｑ、のケート電極８およびソー
ス９はエンハンスメン）ｆｆＩＧＦＥＴＱ４のドレイン
１０と１ｉｌｃ絖され、また出力端子となっている。ま
た、ＩＧＦＥＴＱ４のケート電極１１は入力端子となっ
ており、ソース１２は接地電位となっている。第３図の
構成の場合にはＩＧＦＥＴＱ、がデプレシ、ン製でおる
ために第１図の構成と比較しておよそ１．５倍から２倍
スイッチングスピードが速く、またＩＧＦＥＴＱ。
のチャンネル長をＬｓ、チャンネル幅をＷｓおよびＩＧ
ＦＥＴＱ４のチャンネル長をＬ４、チャンネル幅をＷ４
とした時に、ＩＧＦＥＴＱ、の閾値電圧を過当な値にと
れば、（Ｗ４・Ｌｓ）／（Ｗｓ・Ｌ４）＝３程度でよく
、面積的にも第１図の構成より極めて小さく出来るので
有利である。しかし入力にＩＧＦＥＴＱ４を導通状態に
させるような信号が加っている場合は、常に電流が流れ
る丸め、この第３図の構成は１１１図９構成に比較して
消費電力が大きいという欠点がある。
ＦＥＴＱ４のチャンネル長をＬ４、チャンネル幅をＷ４
とした時に、ＩＧＦＥＴＱ、の閾値電圧を過当な値にと
れば、（Ｗ４・Ｌｓ）／（Ｗｓ・Ｌ４）＝３程度でよく
、面積的にも第１図の構成より極めて小さく出来るので
有利である。しかし入力にＩＧＦＥＴＱ４を導通状態に
させるような信号が加っている場合は、常に電流が流れ
る丸め、この第３図の構成は１１１図９構成に比較して
消費電力が大きいという欠点がある。
本発明の目的はスイッチングスピードが速く、消費電力
が小さくしかも集積密度の高いＩＧＦＥＴを含む半導体
装置を提供することにある。本発明はゲートをクロ、ク
パルス源に接続したエンハンスメント型ＩＧＦＥＴを第
３図のような従来の回路に直列に接続することを％徴と
するものである。
が小さくしかも集積密度の高いＩＧＦＥＴを含む半導体
装置を提供することにある。本発明はゲートをクロ、ク
パルス源に接続したエンハンスメント型ＩＧＦＥＴを第
３図のような従来の回路に直列に接続することを％徴と
するものである。
本発明によれば、ゲートとソースおよびドレインの一方
が共通接続されたデブレシ、ン製のＩｌｌの絶縁ゲート
電界効果トランジスタとゲートにパルスの供給されたエ
ンハンスメント型の第２の絶縁ゲート電界効果トランジ
スタからなる＠１の直列回路と、ゲー）Ｋｌ！ｌ理信号
が供給されたエンハンスメントｍの第３の絶縁ゲート電
界効果トランジスタと、上記直列回路と第３のトランジ
スタとを電源間に直列に接続する手段と、電源間に直列
に接続されたデプレ、シｗ７ｆ１１の第４の絶縁ゲー）
電界効果）ランジスタとエンハンスメントｍの第５の
絶縁ゲート電界効果トランジスタを有する第２の直列回
路と、該第１の直列回路と該第３のトランジスタとの中
間接続点を該第５のトランジスタのゲートに接続する手
段とを有する半導体装置が得られる。
が共通接続されたデブレシ、ン製のＩｌｌの絶縁ゲート
電界効果トランジスタとゲートにパルスの供給されたエ
ンハンスメント型の第２の絶縁ゲート電界効果トランジ
スタからなる＠１の直列回路と、ゲー）Ｋｌ！ｌ理信号
が供給されたエンハンスメントｍの第３の絶縁ゲート電
界効果トランジスタと、上記直列回路と第３のトランジ
スタとを電源間に直列に接続する手段と、電源間に直列
に接続されたデプレ、シｗ７ｆ１１の第４の絶縁ゲー）
電界効果）ランジスタとエンハンスメントｍの第５の
絶縁ゲート電界効果トランジスタを有する第２の直列回
路と、該第１の直列回路と該第３のトランジスタとの中
間接続点を該第５のトランジスタのゲートに接続する手
段とを有する半導体装置が得られる。
以下本発明を図面を用いて説明する。第４図は本発明の
基本構成を示す図で、デプレション型■ＧＦＥＴＱ、の
ドレイン１３を定電源ＶＤＤに接続し、ゲート電極１４
およびソース１５をエンハンスメントｆｉＩＧＦＥＴＱ
、のドレイン１６と接続シ、ソース１８はエンハンスメ
ン）ＷＩＧＦＥＴＱｌのドレイン１９と接続され出力端
子となっている。ｔたＩＧＦＥＴＱ・のゲート電極１７
にはクロ、クパルスｆ１を加え、ＩＧＦＥＴＱ、のゲ−
計電極２０は入力端子となっている。この構成でクロッ
クパルスｆ１は１１２図に示されるようなりロックパル
スであるので消費電力の面では第１図の従来のクロック
ドゲートの構成と同勢であり、さらに、りｐ、クパルス
ｆ１の振幅は大きいのが通常であるからＩＧＦＥＴＱ、
の導通状態での抵抗はＩＧＦＥＴＱ、の抵抗に対しては
無視できる程度であるため、スイッチングスピードも１
１Ｎ３図の構成のスイッチングスピードと同等の速さと
なる。すなわち本発明は第１図の従来の構成の消費電力
が小さいという長所と共に第３図の従来の構成のスイッ
チングスピードが速いという長所を合わせ持っている。
基本構成を示す図で、デプレション型■ＧＦＥＴＱ、の
ドレイン１３を定電源ＶＤＤに接続し、ゲート電極１４
およびソース１５をエンハンスメントｆｉＩＧＦＥＴＱ
、のドレイン１６と接続シ、ソース１８はエンハンスメ
ン）ＷＩＧＦＥＴＱｌのドレイン１９と接続され出力端
子となっている。ｔたＩＧＦＥＴＱ・のゲート電極１７
にはクロ、クパルスｆ１を加え、ＩＧＦＥＴＱ、のゲ−
計電極２０は入力端子となっている。この構成でクロッ
クパルスｆ１は１１２図に示されるようなりロックパル
スであるので消費電力の面では第１図の従来のクロック
ドゲートの構成と同勢であり、さらに、りｐ、クパルス
ｆ１の振幅は大きいのが通常であるからＩＧＦＥＴＱ、
の導通状態での抵抗はＩＧＦＥＴＱ、の抵抗に対しては
無視できる程度であるため、スイッチングスピードも１
１Ｎ３図の構成のスイッチングスピードと同等の速さと
なる。すなわち本発明は第１図の従来の構成の消費電力
が小さいという長所と共に第３図の従来の構成のスイッ
チングスピードが速いという長所を合わせ持っている。
更に１本発明の構成の半導体基板上の占有面積について
もＩＧＦＥＴＱ、はプロセス上の最小寸法のＦＥＴでよ
いのでｌｓ３図の構成と比較して殆んど大きくならない
し、第１図の構成に比較するとはるかに小さくて良いと
いう利点がある。
もＩＧＦＥＴＱ、はプロセス上の最小寸法のＦＥＴでよ
いのでｌｓ３図の構成と比較して殆んど大きくならない
し、第１図の構成に比較するとはるかに小さくて良いと
いう利点がある。
また、例えばクロックパルスジェネレータに電流を流し
てもよい場合には第４図でＩＧＦＥＴＱ。
てもよい場合には第４図でＩＧＦＥＴＱ。
のドレイン１３に接続される電ｆＩＡｔ−クロックパル
スｆ１とすればクロックパルスｆ１だけの一電源の構成
となり、また占有面積も小さくできる。
スｆ１とすればクロックパルスｆ１だけの一電源の構成
となり、また占有面積も小さくできる。
第５図に実施例としてディレイドダイナミックフリップ
フルツブを構成した場合を示す。エンハンスメントｆｉ
ｌ Ｉ Ｇ Ｆ Ｅ Ｔ Ｑｔｓは入力データの読み込
み及び保持のためのトランスファーゲートであり、同じ
くエンハンスメントｍ Ｉ Ｇ Ｆ Ｅ Ｔ Ｑｌ４も
データの読み込み及び保持のためのトランスファーゲー
トである。デプレションｇＩＧＦＥＴＱｓと二個のエン
ハンスメントｇＩＧＦＥＴＱ＊およびＱｌ（ｌで構成さ
れるインバータＴ１が本発明の回路であり、デプレショ
ン型Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ １１ トエンハンスメン
ト型Ｉ Ｇ Ｆ Ｅ Ｔ Ｑｘ＊で構成されるインバー
タＴ、のＩ Ｇ Ｆ Ｅ Ｔ Ｑｌｌのドレインより出
力がでている。クロックパルスｆ１および）ｓは第６図
に示すような波形である。１１Ｅ５図ではメ１のタイ（
ングで読み込んだ入力信号はｆ！のタイミングで出力と
して読み出されるようになっている。
フルツブを構成した場合を示す。エンハンスメントｆｉ
ｌ Ｉ Ｇ Ｆ Ｅ Ｔ Ｑｔｓは入力データの読み込
み及び保持のためのトランスファーゲートであり、同じ
くエンハンスメントｍ Ｉ Ｇ Ｆ Ｅ Ｔ Ｑｌ４も
データの読み込み及び保持のためのトランスファーゲー
トである。デプレションｇＩＧＦＥＴＱｓと二個のエン
ハンスメントｇＩＧＦＥＴＱ＊およびＱｌ（ｌで構成さ
れるインバータＴ１が本発明の回路であり、デプレショ
ン型Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ １１ トエンハンスメン
ト型Ｉ Ｇ Ｆ Ｅ Ｔ Ｑｘ＊で構成されるインバー
タＴ、のＩ Ｇ Ｆ Ｅ Ｔ Ｑｌｌのドレインより出
力がでている。クロックパルスｆ１および）ｓは第６図
に示すような波形である。１１Ｅ５図ではメ１のタイ（
ングで読み込んだ入力信号はｆ！のタイミングで出力と
して読み出されるようになっている。
また本発明の構成（第４図）のうち、トランジスタＱｓ
と、トランジスタＱ６との位置関係を逆にした場合も第
４図の構成と同じ作用効果があることは勿論である。
と、トランジスタＱ６との位置関係を逆にした場合も第
４図の構成と同じ作用効果があることは勿論である。
第１図は従来のエンハンスメン）ＷＩＧＦＥＴを使用し
たクロ、クドゲート、の回路図、第２図は第１図に使用
されているクロ、クパルスｆの波形を示す図、第３図は
従来のエンハンスメンドーププレＳ／ｗン型のインバー
タの回路図、第４図は本発明の基本構成を示す図、第５
図は本発明を用いた応用実施例を示す図及び第６図は第
５図に示すれた回路に使用されるクロックパルス／を及
ヒ／ｚの波形を示す図である。 図においてｓＱｓ・・・・・・デプレション型ＩＧＦＥ
Ｔ％Ｑｓ＝Ｑ、・・・・・・エンハンスメン）ｆｆｉＩ
ＧＦＥＴ、Ｑｌ・・・・・デプレション型ＩＧＦＥＴ、
Ｑｌ。 Ｑｌｏ −−エンハンスメント型ＩＧＦＥＴ％Ｊｆｔ−
／＊ＤＤ ％／ 図 第Ｚ図
たクロ、クドゲート、の回路図、第２図は第１図に使用
されているクロ、クパルスｆの波形を示す図、第３図は
従来のエンハンスメンドーププレＳ／ｗン型のインバー
タの回路図、第４図は本発明の基本構成を示す図、第５
図は本発明を用いた応用実施例を示す図及び第６図は第
５図に示すれた回路に使用されるクロックパルス／を及
ヒ／ｚの波形を示す図である。 図においてｓＱｓ・・・・・・デプレション型ＩＧＦＥ
Ｔ％Ｑｓ＝Ｑ、・・・・・・エンハンスメン）ｆｆｉＩ
ＧＦＥＴ、Ｑｌ・・・・・デプレション型ＩＧＦＥＴ、
Ｑｌ。 Ｑｌｏ −−エンハンスメント型ＩＧＦＥＴ％Ｊｆｔ−
／＊ＤＤ ％／ 図 第Ｚ図
Claims (1)
- ゲートとソースおよびドレインの一方が共通接続された
デプレション型の第１の絶縁ゲート電界効果トランジス
タとゲートにパルスの供給されたエンハンスメント型の
第２の絶縁ゲート電界効果トランジスタからなる第１の
直列回路と、ゲートに論理信号が供給されたエンハンス
メントｍの第３の絶縁ゲート電界効果トランジスタと、
上記直列回路と第３のトランジスタとを電源間に直列に
接続する手段と、電源間に直列に接続されたデプレッシ
ョン型の第４の絶縁ゲート電界効果トランジスタとエン
ハンスメント型の第５の絶縁ゲート電界効果トランジス
タを有する第２の直列回路と、該第１の直列回路と該第
３のトランジスタとの中間接貌嵩を該第５のトランジス
タのゲートに接続する手段とを有することを４１１１と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001899A JPS58129831A (ja) | 1983-01-10 | 1983-01-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001899A JPS58129831A (ja) | 1983-01-10 | 1983-01-10 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1743574A Division JPS5717380B2 (ja) | 1974-02-13 | 1974-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58129831A true JPS58129831A (ja) | 1983-08-03 |
| JPS6258178B2 JPS6258178B2 (ja) | 1987-12-04 |
Family
ID=11514426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58001899A Granted JPS58129831A (ja) | 1983-01-10 | 1983-01-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129831A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
-
1983
- 1983-01-10 JP JP58001899A patent/JPS58129831A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258178B2 (ja) | 1987-12-04 |
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