JPS5813032A - スイツチ回路 - Google Patents
スイツチ回路Info
- Publication number
- JPS5813032A JPS5813032A JP56112498A JP11249881A JPS5813032A JP S5813032 A JPS5813032 A JP S5813032A JP 56112498 A JP56112498 A JP 56112498A JP 11249881 A JP11249881 A JP 11249881A JP S5813032 A JPS5813032 A JP S5813032A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate
- junction
- fet
- distortion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は接合型ＦＥＴを用いたスイッチ回路に関し、利
得制御器やミューティング回路において、信号伝送路と
接地間に接合型ＦＥＴのソース・ドレインを接続して用
いる場合、接合型ＦＥＴがオフの時に信号伝送路上に発
生する歪を軽減するようにしたものである。
得制御器やミューティング回路において、信号伝送路と
接地間に接合型ＦＥＴのソース・ドレインを接続して用
いる場合、接合型ＦＥＴがオフの時に信号伝送路上に発
生する歪を軽減するようにしたものである。
第１図に接合型ＦＥＴを用いた従来のスイッチ回路を示
す。第１図中Ｑはスイッチ素子として動作する接合型Ｆ
ＥＴ、Ｒ１はバイアス抵抗、Ｒ２は信号源抵抗、Ｓはコ
ントロールスイッチ、ｅは信号源、ＶはＦＥＴＱをオフ
させるためのバイアス電圧、１は信号出力端子である。
す。第１図中Ｑはスイッチ素子として動作する接合型Ｆ
ＥＴ、Ｒ１はバイアス抵抗、Ｒ２は信号源抵抗、Ｓはコ
ントロールスイッチ、ｅは信号源、ＶはＦＥＴＱをオフ
させるためのバイアス電圧、１は信号出力端子である。
第１図において、いまコントロールスイッチＳをＶ側に
切換えると、ＦＥＴＱをオフにすることができる。しか
しこの時、出力端子１とＦＥＴＱのケート間のＰＮ接合
は逆バイアスとなり、この逆バイアス電圧と上記ＰＮ接
合の接合容量との関係は次式のようになる。
切換えると、ＦＥＴＱをオフにすることができる。しか
しこの時、出力端子１とＦＥＴＱのケート間のＰＮ接合
は逆バイアスとなり、この逆バイアス電圧と上記ＰＮ接
合の接合容量との関係は次式のようになる。
Ｃ＝ Ｋ （ＶＢ ＋ ＜６ ） −” ・”””
” （１）ただしＣ：接合容量 ｖＲ：逆バイアス電圧 に：構造および製法により決まる定数 φ：拡散電位 ｎ：傾斜係数 このため、交流信号源ｅが印加されている場合、逆バイ
アス電圧は直流に交流信号が重複された形となる。そし
て（１）式かられかるように接合容量Ｃは逆バイアス電
圧ｖＲの一次関数とはならないので、交流信号により接
合容量Ｃは非直線的な変化を示す。このことは、信号源
ｅの信号に対して出力端子１に現われる信号が歪を発生
することを意味する。そしてこの歪は信号源の周竺数が
高くなる程顕著に現われるようになる。第１図の回路で
この歪を軽減するには、逆バイアス電圧を深くかければ
よいが、この方法は電源の負担を重くすることとなり、
またＦＥＴ自体の耐圧によシ制限されるので実用的とは
いえない。
” （１）ただしＣ：接合容量 ｖＲ：逆バイアス電圧 に：構造および製法により決まる定数 φ：拡散電位 ｎ：傾斜係数 このため、交流信号源ｅが印加されている場合、逆バイ
アス電圧は直流に交流信号が重複された形となる。そし
て（１）式かられかるように接合容量Ｃは逆バイアス電
圧ｖＲの一次関数とはならないので、交流信号により接
合容量Ｃは非直線的な変化を示す。このことは、信号源
ｅの信号に対して出力端子１に現われる信号が歪を発生
することを意味する。そしてこの歪は信号源の周竺数が
高くなる程顕著に現われるようになる。第１図の回路で
この歪を軽減するには、逆バイアス電圧を深くかければ
よいが、この方法は電源の負担を重くすることとなり、
またＦＥＴ自体の耐圧によシ制限されるので実用的とは
いえない。
本発明はこのような接合容量の非直線的変化によって生
じる歪を、逆バイアス電圧を必要以上に大きくすること
なしに軽減させるスイッチ回路を提供するものである。
じる歪を、逆バイアス電圧を必要以上に大きくすること
なしに軽減させるスイッチ回路を提供するものである。
第２図に本発明の一実施例を示す。図中Ｑはスイッヶ素
子である接合型ＦＥＴ、Ｒ１はバイアス抵抗、Ｒ２は信
号源抵抗、Ｓはコントロールスイッチ、ｅは信号源、■
は逆ノくイアスミ圧、１は信号出力端子、Ａは緩衝増幅
器、Ｃはプートストラップ用コンデンサである。
子である接合型ＦＥＴ、Ｒ１はバイアス抵抗、Ｒ２は信
号源抵抗、Ｓはコントロールスイッチ、ｅは信号源、■
は逆ノくイアスミ圧、１は信号出力端子、Ａは緩衝増幅
器、Ｃはプートストラップ用コンデンサである。
第２図において、いまスイッチＳをＶ側に切換えるとＦ
ＥＴＱをオフにすることができる。この時、出力端子１
よりＦＥＴＱのゲートに対して、緩衝増幅器Ａおよびコ
ンデンサＣを介して出力端子１に現われる交流信号と同
位相、同振幅のプートストラップがかけられている為、
出力端子１とＦｌｉ：ＴＯのゲート間の接合容量の交流
的な変化分が打ちＭ分消される。したがって出力端子１
に現われる信号には交流信号による歪は発生しない。
ＥＴＱをオフにすることができる。この時、出力端子１
よりＦＥＴＱのゲートに対して、緩衝増幅器Ａおよびコ
ンデンサＣを介して出力端子１に現われる交流信号と同
位相、同振幅のプートストラップがかけられている為、
出力端子１とＦｌｉ：ＴＯのゲート間の接合容量の交流
的な変化分が打ちＭ分消される。したがって出力端子１
に現われる信号には交流信号による歪は発生しない。
第３図は、本発明の他の実施例で、緩衝増幅器Ａとして
非反転アンプを用い、その反転入力端子に非反転入力端
子に加えられた信号と同位相、同振幅の電圧が現われる
ことを利用して、ＦＥＴＱのゲートにプートストラップ
をかけたものである。
非反転アンプを用い、その反転入力端子に非反転入力端
子に加えられた信号と同位相、同振幅の電圧が現われる
ことを利用して、ＦＥＴＱのゲートにプートストラップ
をかけたものである。
このようにしても第２図と同様の効果が得られる。
以上のように本発明は、信号伝送路と接地間に接合型Ｆ
ＥＴのレース・ドレインを接続し、この・１ ＦＥＴをオンオフすることにより信号伝送路を断；・ 続するスイッチ回路において、信号伝送路の出力側の信
号を緩衝増幅器とプートストラップ用コンデンサを介し
て上記ＦＥＴのゲートに加えるようにしたものであるか
ら、ＦＥＴがオフになった時、信号伝送路の出力端子と
ＦＥＴのゲート間に生じる接合容量の交流的な変化分を
打ち消し、歪のない信号をとり出すことができる。
ＥＴのレース・ドレインを接続し、この・１ ＦＥＴをオンオフすることにより信号伝送路を断；・ 続するスイッチ回路において、信号伝送路の出力側の信
号を緩衝増幅器とプートストラップ用コンデンサを介し
て上記ＦＥＴのゲートに加えるようにしたものであるか
ら、ＦＥＴがオフになった時、信号伝送路の出力端子と
ＦＥＴのゲート間に生じる接合容量の交流的な変化分を
打ち消し、歪のない信号をとり出すことができる。
しかも本発明は、ＦＥＴ′！！ｉ−オフにするための逆
バイアスを深くかけるものではないから、電源の負担を
重くすることもなく、またＦＥＴの耐圧により逆バイア
スの深さが制限されることもなく、逆バイアス゛電圧を
必要以上に大きくすることなしに歪を軽減することがで
きる。
バイアスを深くかけるものではないから、電源の負担を
重くすることもなく、またＦＥＴの耐圧により逆バイア
スの深さが制限されることもなく、逆バイアス゛電圧を
必要以上に大きくすることなしに歪を軽減することがで
きる。
第１図は従来例の回路図、第２図、第３図は本発明の第
１．第２の実施例を示す回路図である。 Ｑ・・・・・・接合型ＦＥＴ５Ｒ１……バイアス抵抗、
Ｒ２・・・・・・・信号源抵抗、ｅ・・・・・・信号源
、Ｓ・・・・用コンデンサ、１・・・・・・出力端子。
１．第２の実施例を示す回路図である。 Ｑ・・・・・・接合型ＦＥＴ５Ｒ１……バイアス抵抗、
Ｒ２・・・・・・・信号源抵抗、ｅ・・・・・・信号源
、Ｓ・・・・用コンデンサ、１・・・・・・出力端子。
Claims (1)
- 信号伝送路と接地間に接合型ＦＥＴのソース・ドレイン
を接続し、上記接合型ＦＥＴのゲートに制御電圧を加え
て上記接合型ＦＥＴをオンオフすようにしたことを特徴
とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112498A JPS5813032A (ja) | 1981-07-17 | 1981-07-17 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112498A JPS5813032A (ja) | 1981-07-17 | 1981-07-17 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5813032A true JPS5813032A (ja) | 1983-01-25 |
Family
ID=14588150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112498A Pending JPS5813032A (ja) | 1981-07-17 | 1981-07-17 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272718A (ja) * | 1986-05-21 | 1987-11-26 | Nec Corp | アナログスイツチ |
-
1981
- 1981-07-17 JP JP56112498A patent/JPS5813032A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272718A (ja) * | 1986-05-21 | 1987-11-26 | Nec Corp | アナログスイツチ |
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