JPH0250623B2 - - Google Patents
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- Publication number
- JPH0250623B2 JPH0250623B2 JP57052629A JP5262982A JPH0250623B2 JP H0250623 B2 JPH0250623 B2 JP H0250623B2 JP 57052629 A JP57052629 A JP 57052629A JP 5262982 A JP5262982 A JP 5262982A JP H0250623 B2 JPH0250623 B2 JP H0250623B2
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- JP
- Japan
- Prior art keywords
- lead
- terminal
- chip
- power supply
- terminals
- Prior art date
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- Expired - Lifetime
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は正電源端子、負電源端子（又はグラン
ド端子）および入出力端子等の複数端子を有する
半導体チツプを装着し、同チツプ内の上記各端子
が外部リード端子に結線されるインナーリード部
を有する半導体装置に関するものである。
ド端子）および入出力端子等の複数端子を有する
半導体チツプを装着し、同チツプ内の上記各端子
が外部リード端子に結線されるインナーリード部
を有する半導体装置に関するものである。
従来の（2n＋１）ピンシングルインライン型
半導体装置の端子結合部を第１図に示す。ここで
ｎはｎ１の正の整数である。通常シングルイン
ライン型半導体装置に使用されるリード構体は、
中央のインナーリードをダイパツドに繋がるハン
ガーの役割を兼ねており、回路の最低電位にとる
ことが多い。ここで、チツプ上の１，２，…２ｎ
は端子番号、１′，２′，…（２ｎ＋１）′はリー
ド番号を表わし、W1，W2…W2o+1は端子とリー
ドを結線するワイヤーを表わす。また、１０１は
ダイパツド、１０２はチツプを表わす記号であ
る。以下、第１図に示すように、正電源、負電源
ならびに一対の入出力端子で構成される偶数個の
信号処理回路を並列的に有する半導体チツプに対
するワイヤリングについてのべる。この場合、端
子の構成は正電源を端子１に負電源を端子ｎ＋１
に配置し、信号処理回路の一対の入出力端子は前
記端子１と同ｎ＋１の位置を結ぶ直線に関して対
称となるように配置（第１図では端子ｎ，ｎ＋
１，ｎ＋２）すれば特性が揃つた信号処理回路が
得られる。このチツプを第１図に示すごとくワイ
ヤリングを行なうとリード（ｎ＋１）′に対して
正電源用リードおよび入出力用リードが対称に配
置され、シングルインライン型パツケージから方
向性を完全に取除くことができシングルインライ
ン型パツケージの特長を生かした半導体集積回路
が得られる。しかし、従来の構成では次のような
問題がある。
半導体装置の端子結合部を第１図に示す。ここで
ｎはｎ１の正の整数である。通常シングルイン
ライン型半導体装置に使用されるリード構体は、
中央のインナーリードをダイパツドに繋がるハン
ガーの役割を兼ねており、回路の最低電位にとる
ことが多い。ここで、チツプ上の１，２，…２ｎ
は端子番号、１′，２′，…（２ｎ＋１）′はリー
ド番号を表わし、W1，W2…W2o+1は端子とリー
ドを結線するワイヤーを表わす。また、１０１は
ダイパツド、１０２はチツプを表わす記号であ
る。以下、第１図に示すように、正電源、負電源
ならびに一対の入出力端子で構成される偶数個の
信号処理回路を並列的に有する半導体チツプに対
するワイヤリングについてのべる。この場合、端
子の構成は正電源を端子１に負電源を端子ｎ＋１
に配置し、信号処理回路の一対の入出力端子は前
記端子１と同ｎ＋１の位置を結ぶ直線に関して対
称となるように配置（第１図では端子ｎ，ｎ＋
１，ｎ＋２）すれば特性が揃つた信号処理回路が
得られる。このチツプを第１図に示すごとくワイ
ヤリングを行なうとリード（ｎ＋１）′に対して
正電源用リードおよび入出力用リードが対称に配
置され、シングルインライン型パツケージから方
向性を完全に取除くことができシングルインライ
ン型パツケージの特長を生かした半導体集積回路
が得られる。しかし、従来の構成では次のような
問題がある。
(1) 正電源端子に２本のワイヤーが必要（第１図
でW1，W2o+1） (2) 正電源端子１がチツプ１０１中央端に位置す
るためワイヤーが長くなり、ワイヤーだれ等の
問題が発生する場合がある。
でW1，W2o+1） (2) 正電源端子１がチツプ１０１中央端に位置す
るためワイヤーが長くなり、ワイヤーだれ等の
問題が発生する場合がある。
(3) ２の問題を除去しようとすれば、チツプの正
電源端子が２個必要となり、チツプ面積が増加
する。
電源端子が２個必要となり、チツプ面積が増加
する。
(4) リード１′およびリード（２ｎ＋１）′をプリ
ント回路基板のジヤンパーとして利用する場
合、ワイヤー、内部アルミ配線を用いるため電
流容量を大きくとることができない。
ント回路基板のジヤンパーとして利用する場
合、ワイヤー、内部アルミ配線を用いるため電
流容量を大きくとることができない。
(5) 負電源のジヤンパーは構造上不可能である。
本発明は、対称配置の特長はそのまま生かしな
がら上記５点の問題を完全に取除くことができる
半導体装置を提供せんとするものである。
がら上記５点の問題を完全に取除くことができる
半導体装置を提供せんとするものである。
本発明に基づく（2n＋１）ピンシングルイン
ライン型半導体装置のリード結線部を第２図、第
３図に示す。第２図はリード１′およびリード
（２ｎ＋１）′を正電源ジヤンパーとして用いるこ
とができるように一体にしたものである。また、
第３図ではリード１′およびリード（２ｎ＋
１）′を負電源ジヤンパーとして用いることがで
きるようにしたものである。すなわち、第２図の
実施例はリード１′，（２ｎ＋１）′を共通にし、
同図の様に共通リードを電源端子１の近傍に設
け、この共通リードと電源端子１とをワイヤー
W1により接続した場合を示し、第３図の実施例
はリード１′，（２ｎ＋１）′を共通にするととも
にチツプ１０２下にも及ぶ様にしたもので、共通
リードを負電源ジヤンパーとして用いることを可
能とした場合を示す。尚、第２図、第３図で第１
図と同一番号は同一部分を示す。どちらの場合で
も端子１からリード１′へと最短距離でワイヤリ
ングされる。この構造によれば従来２本必要とし
た正電源用あるいは負電源用のワイヤーも１本で
よい。また、リード自身をジヤンパーとして利用
するため電流容量も大きくとることができる。
ライン型半導体装置のリード結線部を第２図、第
３図に示す。第２図はリード１′およびリード
（２ｎ＋１）′を正電源ジヤンパーとして用いるこ
とができるように一体にしたものである。また、
第３図ではリード１′およびリード（２ｎ＋
１）′を負電源ジヤンパーとして用いることがで
きるようにしたものである。すなわち、第２図の
実施例はリード１′，（２ｎ＋１）′を共通にし、
同図の様に共通リードを電源端子１の近傍に設
け、この共通リードと電源端子１とをワイヤー
W1により接続した場合を示し、第３図の実施例
はリード１′，（２ｎ＋１）′を共通にするととも
にチツプ１０２下にも及ぶ様にしたもので、共通
リードを負電源ジヤンパーとして用いることを可
能とした場合を示す。尚、第２図、第３図で第１
図と同一番号は同一部分を示す。どちらの場合で
も端子１からリード１′へと最短距離でワイヤリ
ングされる。この構造によれば従来２本必要とし
た正電源用あるいは負電源用のワイヤーも１本で
よい。また、リード自身をジヤンパーとして利用
するため電流容量も大きくとることができる。
次に、本発明の具体的実施例として９ピンシン
グルインライン型パツケージに組込んだデユアル
オペアンプを第４図に示す。第４図ａはワイヤリ
ング図であり、第４図ｂはパツケージ外形図であ
る。ここで、１０３はチツプの方向を示す部分
で、１０４は品名を表わす部分であり、同図にお
いて第２図、第３図と同一番号は同一部分を示
す。
グルインライン型パツケージに組込んだデユアル
オペアンプを第４図に示す。第４図ａはワイヤリ
ング図であり、第４図ｂはパツケージ外形図であ
る。ここで、１０３はチツプの方向を示す部分
で、１０４は品名を表わす部分であり、同図にお
いて第２図、第３図と同一番号は同一部分を示
す。
従来、正電源、負電源端子および入出力端子を
対称的に配した偶数個の信号処理回路を有する半
導体チツプを（2n＋１）ピンシングルインライ
ン型パツケージにパツケージングする際、第１図
のように、リード（ｎ＋１）′に関し、対称配置
を行なえば半導体集積回路から方向性を除去する
ことができ、リード１′および（２ｎ＋１）′をジ
ヤンパーとして利用できる特長があつた。
対称的に配した偶数個の信号処理回路を有する半
導体チツプを（2n＋１）ピンシングルインライ
ン型パツケージにパツケージングする際、第１図
のように、リード（ｎ＋１）′に関し、対称配置
を行なえば半導体集積回路から方向性を除去する
ことができ、リード１′および（２ｎ＋１）′をジ
ヤンパーとして利用できる特長があつた。
本発明は第２図ないし第４図に示すリード構成
によつて上記特長はそのままで、さらに以下にの
べる効果をもつものである。
によつて上記特長はそのままで、さらに以下にの
べる効果をもつものである。
(1) 従来対称性を保つため２本必要としたワイヤ
ーを最小の長さで１本にすることができる。さ
らにパツドも１個でよいからチツプサイズを径
大化することがない。
ーを最小の長さで１本にすることができる。さ
らにパツドも１個でよいからチツプサイズを径
大化することがない。
(2) リード形状を選択的に設計すれば、負電源を
ジヤンパーとして利用することもできる。
ジヤンパーとして利用することもできる。
(3) 従来はワイヤーをジヤンパーとしており、従
つて電流容量に制限があつたが、リードをジヤ
ンパーとしているため電流容量を大きくとれ、
しかも内部回路への影響が皆無である。
つて電流容量に制限があつたが、リードをジヤ
ンパーとしているため電流容量を大きくとれ、
しかも内部回路への影響が皆無である。
第１図は従来の（2n＋１）ピンシングルイン
ライン型半導体装置のチツプ端子とインナーリー
ドの結線図、第２図、第３図は本発明の実施例に
係る半導体装置の端子部結線図、第４図ａ，ｂは
本発明の別の具体的事例における端子部結線図な
らびにパツケージに組込んだ外形図である。 １，２，〜２ｎ……チツプ内回路端子、１′，
２〜（２ｎ＋１）′……リード、W1〜W2o……ワ
イヤー、１０１……ダイパツド、１０２……半導
体チツプ。
ライン型半導体装置のチツプ端子とインナーリー
ドの結線図、第２図、第３図は本発明の実施例に
係る半導体装置の端子部結線図、第４図ａ，ｂは
本発明の別の具体的事例における端子部結線図な
らびにパツケージに組込んだ外形図である。 １，２，〜２ｎ……チツプ内回路端子、１′，
２〜（２ｎ＋１）′……リード、W1〜W2o……ワ
イヤー、１０１……ダイパツド、１０２……半導
体チツプ。
Claims (1)
- １ 2n個（ｎ：ｎ１の整数）の端子を有する
半導体チツプと、前記各端子に接続される2n＋
１個のアウターリードとを有し、前記アウターリ
ードの２個以上がインナーリード部において一体
化接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052629A JPS58169949A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052629A JPS58169949A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169949A JPS58169949A (ja) | 1983-10-06 |
| JPH0250623B2 true JPH0250623B2 (ja) | 1990-11-02 |
Family
ID=12920106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052629A Granted JPS58169949A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169949A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154646A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS61137334A (ja) * | 1984-12-07 | 1986-06-25 | Mitsubishi Electric Corp | 半導体装置 |
| US4829362A (en) * | 1986-04-28 | 1989-05-09 | Motorola, Inc. | Lead frame with die bond flag for ceramic packages |
-
1982
- 1982-03-30 JP JP57052629A patent/JPS58169949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169949A (ja) | 1983-10-06 |
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