JPS58220426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58220426A JPS58220426A JP57103307A JP10330782A JPS58220426A JP S58220426 A JPS58220426 A JP S58220426A JP 57103307 A JP57103307 A JP 57103307A JP 10330782 A JP10330782 A JP 10330782A JP S58220426 A JPS58220426 A JP S58220426A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- wafer
- mark
- etching
- alignment mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しくは自動マ
スク合せ方法に係る。
スク合せ方法に係る。
−〔発明の技術的背景〕
半導体装置の製造においては何枚ものマスクを使用して
ウェハに回路パターンを形成するので、ウェハとマスク
との正確な位置合せが必要であり、そのためにオートア
ライナ−（自動マスク合せ装置）が使用されている。現
在使用されているオートアライナ−はウェハ上に設けら
れたオートアラインメントターゲット（位置合せマーク
）での段差による光の乱反射等を信号に変換して自動的
にマスク合せを行っている。
ウェハに回路パターンを形成するので、ウェハとマスク
との正確な位置合せが必要であり、そのためにオートア
ライナ−（自動マスク合せ装置）が使用されている。現
在使用されているオートアライナ−はウェハ上に設けら
れたオートアラインメントターゲット（位置合せマーク
）での段差による光の乱反射等を信号に変換して自動的
にマスク合せを行っている。
従来、位置合せマークは工程ごとに形成しているため、
信号レベルが低くマスク合せが困難となるような工程で
は、その工程の１に位置合せマークとなる領域のシリコ
ン基板をエツチングして段差を形成し、次の工程の位置
合せマークとしている。
信号レベルが低くマスク合せが困難となるような工程で
は、その工程の１に位置合せマークとなる領域のシリコ
ン基板をエツチングして段差を形成し、次の工程の位置
合せマークとしている。
上述した従来の方法では素子パターンと位置合せマーク
とを同時に形成するため、オートアラインメント用にシ
リコン基板に段差を形成−すると素子領域にも段差が形
成される。しかし、素子領域に十分な段差が形成できな
いような製品では当然位置合せマークも段差が小さくな
り、信号レベルが低くなるため、マスク合せ精度が悪く
なるという欠点がある。
とを同時に形成するため、オートアラインメント用にシ
リコン基板に段差を形成−すると素子領域にも段差が形
成される。しかし、素子領域に十分な段差が形成できな
いような製品では当然位置合せマークも段差が小さくな
り、信号レベルが低くなるため、マスク合せ精度が悪く
なるという欠点がある。
本発明は常に良好なマスク合せ精度を得ることができ、
高性能な半導体装置を製造し得る方法を提供しようとす
るものである。
高性能な半導体装置を製造し得る方法を提供しようとす
るものである。
本発明の半導体装置の製造方法は、最初に半＼
導体ウチハの自動マスク合せの位置合せマーク形成領域
Ｏみをエツチングして全工程に亘る自動マスク合せの位
置合せマークとなる段差を形成した後、この位置合せマ
ークに合わせてマスク合せを行い１通常の工程に従い素
子を形成することを特徴とするもゐである。
Ｏみをエツチングして全工程に亘る自動マスク合せの位
置合せマークとなる段差を形成した後、この位置合せマ
ークに合わせてマスク合せを行い１通常の工程に従い素
子を形成することを特徴とするもゐである。
本発明において半導体ウェハに自動マスク合せの位置合
せマークとなる段差を形成する方法としては、半導体ウ
ェハの全面に熱酸化膜を形成した後、ケミカルエツチン
グもしくはドライエツチングにより位置合せマーク形成
領域の熱酸化膜及び半導体ウェハを選択的に順次エツチ
ング除去する方法、ある５いは半導体ウニへの全面に第
１の熱酸化膜を形成し、位置合せマーク形成領域の第１
の熱酸化膜を選択的にエツチング除去した後、再度熱酸
化を行って第１の熱酸化膜から露出した半導体ウェハを
含む全面に第２の熱酸化膜を形成し、更に第１及び第２
０熱酸化膜なすべてエツチング除去する方法等を挙げる
ことができる。
せマークとなる段差を形成する方法としては、半導体ウ
ェハの全面に熱酸化膜を形成した後、ケミカルエツチン
グもしくはドライエツチングにより位置合せマーク形成
領域の熱酸化膜及び半導体ウェハを選択的に順次エツチ
ング除去する方法、ある５いは半導体ウニへの全面に第
１の熱酸化膜を形成し、位置合せマーク形成領域の第１
の熱酸化膜を選択的にエツチング除去した後、再度熱酸
化を行って第１の熱酸化膜から露出した半導体ウェハを
含む全面に第２の熱酸化膜を形成し、更に第１及び第２
０熱酸化膜なすべてエツチング除去する方法等を挙げる
ことができる。
以下、本発明の実施例を＠１図〜第７図を参照して説明
する。
する。
実施例１
第１図に示す如く、シリコンウェハ１上のＡ及びＢの領
域を位置合せマーク形成領域とした。
域を位置合せマーク形成領域とした。
まず、シリコンウェハ１に熱酸化処理を施して全面に熱
酸化膜２を形成した（第２図図示）。
酸化膜２を形成した（第２図図示）。
次に、前記Ａ及びＢの領域の前記熱酸化膜２及びシリコ
ンウェハ１を選択的に順次エツチング除去して位置合せ
マークとなる段差を形成した（第３図図示）。つづいて
、前記熱酸化膜２をエツチング除去してシリコンウェハ
１上に位置合せマーク３を形′成した（第４図図示）。
ンウェハ１を選択的に順次エツチング除去して位置合せ
マークとなる段差を形成した（第３図図示）。つづいて
、前記熱酸化膜２をエツチング除去してシリコンウェハ
１上に位置合せマーク３を形′成した（第４図図示）。
以下、前記位置合せマーク３に合せてマスク合せを行い
、通常の工程に従って半導体素子を形成した。
、通常の工程に従って半導体素子を形成した。
しかして上述した方法によれば、シリコンウェハ１上の
自動マスク合せの位置合せマーク形成領域のみにエツチ
ングにより段差を形成するため、素子パターンの形状等
忙関係なく、常にオートアラインメントに必要な信号レ
ベルを得ることが可能な任意の深さの位置合せマーク３
を形成することができる。したがって、この位置合せマ
ーク３に合わせてマスク合せを行えば、工程によってマ
スク合せ精度に差が生じるようなことがなく、常に最良
のマスク合せ精度を得ることができ、高性能の半導体装
置を製造することができる。
自動マスク合せの位置合せマーク形成領域のみにエツチ
ングにより段差を形成するため、素子パターンの形状等
忙関係なく、常にオートアラインメントに必要な信号レ
ベルを得ることが可能な任意の深さの位置合せマーク３
を形成することができる。したがって、この位置合せマ
ーク３に合わせてマスク合せを行えば、工程によってマ
スク合せ精度に差が生じるようなことがなく、常に最良
のマスク合せ精度を得ることができ、高性能の半導体装
置を製造することができる。
実施例２
実施例１と同様に第１図に示すシリコンウェハ１１のＡ
及びＢの領域を位置合せマーク形成領域とした。まず、
シリコンウェハ１に熱ＷＩ化処理を施して全面に第１の
熱酸化膜４を形成した後、Ａ及びＢの領域の第１の熱酸
化膜４を選択的にエツチング除去した（第５図図示）。
及びＢの領域を位置合せマーク形成領域とした。まず、
シリコンウェハ１に熱ＷＩ化処理を施して全面に第１の
熱酸化膜４を形成した後、Ａ及びＢの領域の第１の熱酸
化膜４を選択的にエツチング除去した（第５図図示）。
次に、再び熱酸化処理７（五、して、前記第１の熱酸化
膜４から露出したシリコンウェハ１を含む全面に第２の
熱酸化膜５を形成した（第６図図示）。
膜４から露出したシリコンウェハ１を含む全面に第２の
熱酸化膜５を形成した（第６図図示）。
つづいて、前記第１及び第２の熱酸化膜４．５を全てエ
ツチング除去してシリコンウェハノに段差すなわち位置
合せマーク６を形成した（第７図図示）。以下、前記位
置合せマーク６に合わせてマスク合せを行い、通常の工
程に従って半導体素子を形成した。
ツチング除去してシリコンウェハノに段差すなわち位置
合せマーク６を形成した（第７図図示）。以下、前記位
置合せマーク６に合わせてマスク合せを行い、通常の工
程に従って半導体素子を形成した。
しかして上述した方法によれば、シリコンウェハ１上の
自動マスク合せの位置合せマーク形成領域のみに、常に
オートアラインメントに必要な信号レベルを得ることが
できるように任意の深さの位置合せマーク６となる設差
を形成することができるので、実施例１と同様な効果を
得ることができる。
自動マスク合せの位置合せマーク形成領域のみに、常に
オートアラインメントに必要な信号レベルを得ることが
できるように任意の深さの位置合せマーク６となる設差
を形成することができるので、実施例１と同様な効果を
得ることができる。
〔発明の効果〕
本発明によれば、常に良好なマスク合せ精度を得ること
ができ、高性能な半導体装置を製造し得る方法を提供で
きるものである。
ができ、高性能な半導体装置を製造し得る方法を提供で
きるものである。
第１図はシリコンウェハ上の位置合せマーク形成領域を
示す平面図、第２図〜第４図、は本発明の実施例１にお
ける半導体装置の位置合せマークの形成工程を順に示す
断面図、第５図〜第７図は本発明の実施例２における半
導体装置の位置合せマークの形成、工程を順に・示す断
面図である。 １…シリコンウエハ、２…熱酸化膜、３…位置合せマー
ク、４・・・第１の熱酸化膜、５・・・第２の熱酸化膜
、６・・・位置合せマーク。 ′−出願人代理人 弁
理士 峠 江 武 彦：・・。
示す平面図、第２図〜第４図、は本発明の実施例１にお
ける半導体装置の位置合せマークの形成工程を順に示す
断面図、第５図〜第７図は本発明の実施例２における半
導体装置の位置合せマークの形成、工程を順に・示す断
面図である。 １…シリコンウエハ、２…熱酸化膜、３…位置合せマー
ク、４・・・第１の熱酸化膜、５・・・第２の熱酸化膜
、６・・・位置合せマーク。 ′−出願人代理人 弁
理士 峠 江 武 彦：・・。
Claims (1)
- 半導体ウェハの自動マスク合せの位置合せマ□−ク形成
領域のみをエツチングすることにより自動マスク合せの
位置合せマークとなる段差を形成した後、素子を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103307A JPS58220426A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103307A JPS58220426A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220426A true JPS58220426A (ja) | 1983-12-22 |
Family
ID=14350560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103307A Pending JPS58220426A (ja) | 1982-06-16 | 1982-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220426A (ja) |
-
1982
- 1982-06-16 JP JP57103307A patent/JPS58220426A/ja active Pending
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