JPS5824751B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、液晶などの如く、比較的低周波で作動する電
子光学表示装置及びその応用機器に関する。

本発明は、特に電子時計、電卓など携帯型機器の小型、
低電力、低価格化を実現する構成方式を与える。

近年こういった機器は、機能がますます複雑化する傾向
にあり、この様な要求を満す構成方式が強く望まれてい
る。

低電力化の面では、液晶とＣ−ＭＯＳという好都合な要
素がある。

しかし、腕時計の場合などは、許容される電力が極めて
機微たるものであるため、例えこの要素を使用するとし
ても細心の注意をはらって設計する必要がある。

第１図は、本発明を用いた電子時計の例を示す回路図で
ある。

本発明は以下に説明するよう、表示装置のセグメント電
極を少なくとも２以上のグループに分けて、それぞれの
グループに対応するシフトレジスタに一旦表示駆動信号
を入力した後にセグメント電極を駆動する構成であるこ
とから、カウント回路は、転送に都合が良い同期型回路
を使用している。

■は水晶発振器からなる時間の標準発振器、■はタイミ
ングパルス群を形成する回路で時計の分周器を兼ねる。

φ１．φ２はクロックパルス、Ｔ〜 はピットパルス、
Ｄ１〜８は ４ デジットパルスを示し、そのタイミングチャートを第２
図に示す。

第１図ｎ、〜ｎ３□は、φ１．φ２の２相パルスで駆動
される３２ピツトのダイナミックシフトレジスタで閉ル
ープを形成し、時刻信号を巡項記憶する。

を二り１．Ｔ、時に、このレジスタ内に納っている時刻
信号の内訳を第３図に示す。

エクスクル−シブオアゲートＥＸ、とアンドゲートＡＮ
Ｄ１は半加算器を形成し、Ｄｌ、Ｔ１時にオアゲートＯ
Ｒ１，ＯＲ２，ＡＮＤ２を通して＋１の時計加算が行わ
れる。

ｎａａは各ビット毎の桁上信号を記憶するシフトレジス
タである。

ＡＮＤ３〜．．０Ｒ３ｎ３４は各デジットの桁上げ信号
と、リセット信号を出力する回路で、１３２〜ｎ２９に
入力されるデータが１０分桁、１０秒桁の６進か、１分
桁、１秒桁のような１０進かをＤ１〜Ｄ８のデジットパ
ルスのタイミングにより検出し、更にｎ３□〜ｎ２９に
入力されるデータの値によって桁上信号をＯＲ２に出力
すると共に、リセット信号をＯＲ４に出力する。

リセット信号はＡＮＤ６によって桁上を生じた桁を順次
リセットしていく。

又、桁上信号は次のタイミングでｎ３２〜ｎ２９に入力
される上位桁に加算される。

桁上信号はＯＲ２を通し、リセット信号はＯＲ４゜ＡＮ
Ｄ６を通して送られる。

■はシフトレジスタから４ビツトの信号を受け、これを
電子光学表示体■を駆動するための信号に変換するデコ
ーダである。

デコーダの出力信号は２つのグループに分けられ、パラ
レル−イン、シリアル−アウトのシフトレジスタ■、■
に送られる。

このシフトレジスタ■、■の働きはデコーダ■のパラレ
ル信号を時間的に直列なシリアル信号に変換するための
ものである。

シフトレジスタ■、■の１ビット分を第４図に示す。

第４図に於いて、まずシリアル人力ＳＩは、シフトパル
スφ２がバイレベルのとき、レジスタに読み込まれ、テ
゛−タ出力端子ＤＯに出力される。

このときバ′ラレル入力ＰＩはシフトパルスＴ４．φ１
がローレベルであることにより、レジスタへの読み込み
が禁止される。

次にφ２力畑−レベルになると、ＰＩの読み込みは禁止
され、Ｔ４．φ１がローレベルであることからレジスタ
内のＤＯに接続された閉ループの２個のインバータによ
りＤｏデータが保持される。

またパラレル人力ＰＩは、Ｔ４．φ２がバイレベルのと
きレジスタに読み込まれる。

このときφ２はローレベルである。

次にＴ４．φ２がローレベルのときＰＩのレジスタへの
読み込みは禁止され、φ２がローレベルであることから
、レジスタ内のＤＯに接続された閉ループの２個のイン
バータによりＤＯデータが保持されるこのようなφ２゜
Ｔ４．φ１の一連の動作により、ＳＩ、ＰＩデータがＤ
Ｏにシフトされる。

シフトレジスタ■、■の出力はＥＸ３，４を通して、交
互に正逆論理の信号を駆動用シフトレジスタ■、■へ送
る。

交互に切替えるゲート信号ＣＯＭはｎ３５に呼び出した
ＩＨｚ信号で、表示体■の共通電極も駆動する。

シフトレジスタ■、■をシフトするパルスはｎ３６．Ｅ
Ｘ２゜ＡＮＤ７で取り出したφ２の一部φ２′である。

φ２．。φ２′及びＥＸ、の信号を第７図に示す。

ｎ３５及びｎ３６はそれぞれ位相の異なるＩＨｚ信号を
出力し、ＥＸ２は第７図の様に１秒間に２回約４ｍｓだ
けバイレベルとなる信号を出力する。

ＥＸ２の信号はＡＮＤ２に供給されるφ２′を出力する
。

φ２′をシフ。トレジスタ６，７に印加するとシフトレ
ジスタ■。

■は０．５秒間の最初約４ｍｓだけ転送動作を行なうこ
とになる。

第５図に■、■の１ビット分を示す。

第５図に於いて、シリアル人力ＳＩは、シフト７パルス
φ２′がバイレベルのとき、レジスタ内に読み込まれ、
データ出力端子ＤＯに出力される。

次にφ２′がレベルのときは、ＳＩのレジスタ内への読
み込みは禁止され、ＤＯに接続された閉ループを形成し
ている２つのインバータによりＤＯデータが保持される
。

このようにφ２′により次々と新しいＳＩがレジスタに
シフトされる。

表示体■は、シフトレジスタ■、■の並列出力によって
駆動される。

即ち、駆動信号は０．５秒毎にその初期の瞬間、■、■
に直列に書き込まれ、後の長期間レジスタに記憶保持さ
れ、■を駆動する。

第１図の例では、水晶発振器の周波数が１６．３８４Ｈ
ｚでデジット信号りは２５６Ｈｚであるた；め、書き込
み時間は約４ｍｓと極めて短く、目にチラッキを感じさ
せない。

従って書き込み周期は０．５秒毎であることから書き込
み後の駆動時間は０．４９６秒となり、比較的消費の多
い書き込み時の電力を平均化して減らす効果をもたらす
。

このことは、腕時計の構成上は極めて有効である。

電卓などの場合は、時計と違って表示内容は不規則に変
化し、変化も早い可能性があるので、表示情報の書き込
み周期を常に０．５秒にすることはできないが、キーイ
ンがあった時のみ数Ｈｚ周期でキーインに応じて書き込
み、キーインのない普段は更に長い周期で書き込むよう
にすれば、消費電力を減らすことが可能である。

向、セグメントの駆動信号は、第１図に示すように２つ
のグループに分けて夫々シフトレジスタ■、■へ送って
いるが、第６図に示すように表示体の構成上に利点があ
る。

即ち、セグメント電極をもつ基板上にＩＣ化された■、
■を配し、結線することを考えると、表示体のパネルと
外部駆動回路との接続が著しく減少され、電子機器への
表示パネルの組み込み、又は表示パネルの交換が容易に
なる。

以上のように、本発明は表示体のセグメントを複数のグ
ループに分け、それぞれのグループを態別のシフトレジ
スタによって駆動することにより、シフトレジスタの転
送時間が短かくなり、チラッキのない良好な表示をたや
すく得ることができる。

【図面の簡単な説明】

第１図は、本発明になる電子時計の回路図である。 ■は水晶発振器、■はパルス形成器で分周器を兼ねてい
る。 ■はデコーダ、■、■はパラレルイン−シリアルアウト
のレジスタ、■、■は駆動用シフトレジスタ、■は表示
体、ｎ１〜３６は２相型のダイナミックシフトレジスタ
、ＡＮＤ、〜７はアンドゲート、ＯＲ１〜４はオアゲー
ト、ＥＸ１〜４はエクスクル−シブオアゲート。 第２図は、第１図■、■の各部波形を示すタイムチャー
トである。 第３図は、ｔ＝Ｄ１，１１時に於けるシフトレジスタ０
１〜ｎ３２に記憶される内容を示す。 第４図、第５図は、第１図のシフトレジスタ■。 ■、■、■の具体例である。 ＳＩはシリアル入力、ＰＩはパラレル入力、ＤＯはデー
タ出力端子を示す。 第６図は、表示体のセグメント電極を有す基板■の平面
図である。 ■、■は第１図■、■のＩＣ化されたチップ、Ｉ）−Ｉ
Ｎはデータ入力端子。 第７図はφ２．φ２′及びＥＸｌの波形を示すタイミン
グチャートである。

Claims (1)

【特許請求の範囲】
1. １ 同一基板上に複数のセグメント電極を有し、一連の
   数字を表示する液晶表示装置に於て、前記セグメント電
   極を少くとも２つ以上のグループに分類し、夫々に対応
   するシフトレジスタに対応するセグメント電極に供給す
   る駆動信号を時間的に直列なシリアル信号としてそれぞ
   れ供給し、前記シリアル信号は前記液晶表示装置の対向
   電極に供給される信号と共に一定周期毎に反転されるこ
   とを特徴とする液晶表示装置。