JPS5830215A - リミツタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、外付は部品を用いることなしにモノリシック
牛導体集積回路内に形成されたリミッタ回路に関する。

金属酸化膜半導体（以下、Ｍｏｓという、）構造で構成
されたアナ田グ・ディジタル混載集積回路内には、スイ
ッチトキャパシタ積分器、コンパレータ、定数倍器岬、
演算増幅器を用いた演算回路が多数用いられている。演
算増幅器を用いた演算回路のうちリミッタ回路は、ダイ
オード及び基準電圧源を必要とするため、モノリシック
化が困難な回路ブ党ツクの１つである。このため、従来
、リミッタ回路を含む顧路システムを集積化する場合、
リミッタ回路は外付けの演算増幅器、ダイオード、抵抗
等を用いて、集積回路外に構成されていた。第１図（α
）に、従来の外付は部品により構成されたリミッタ回路
の１例を示す。同図において各記号の意味する内容は次
の通りである。

１０１・・・・・・演算増幅器（＋は正相入力端子、−
は逆相入力端子） １０２．１０３・・・・・・ダイオード１０４．１０５
・−・・・・ツェナーダイオード１０４．１０７，１０
８，１０９・・・・・・抵　抗１１０、・・・・・・入
力端子 １１１・・・・・・・・・出力端子 １１２・・・・・・・・・接地点 第１ＩＩ（ｈ　）に、同ＷＪ（ｂ）のリミッタ回路の特
性を示す。Ｖｉ、Ｔｏはそれぞれ入力電圧、出力電圧で
あり、ＶＤ、Ｖｚはそれぞれダイオード１０２．１０５
の順方向電圧、ツェナーダイオード１０４１１１０５の
順方向電圧である。これかられかるように、出力電圧ｖ
Ｏは±（Ｖｚ十Ｖ’ｔ＋）以内にリミットされる。

第１図（ａ）に示す回路をＭＯ８構造でモノリシック化
する場合、次のような問題が生じる。

１）半導体基板内に７０−ティングダイオードを形成す
ることが困難である。

２）ツェナーダイオードの逆方向電圧を所望の値に合わ
せ込むことが難しい。

リ　の理由は次のように説明される。

半導体基板内にＰＭ接合ダイオードを形成する一例を第
２ｖ！ｉに示す。同図において各記号の意味する内容は
次の通りである。

２０１・・・・・・夏−型単結晶シリコン基板２０２・
・・・・・Ｐ　ウェル １’ＯＡ、２０４・・・・・・夏＋拡散層２０５・・・
・・・！十拡散層 ２０６・・・・−・フィールド謙化膜 ２０．７・・・・・・層間絶縁膜 ２０８．２０９，２１０・・・・・・金属配線２１１・
・・・・・パシベーシ目ン膜 第２図において、配Ｍ２Ｏ３は正の電源端子に接続され
ており、Ｐ　ウェル２０２とＮ十拡散層２０４との接合
によってＰＭ接合ダイオードが端子２１０と端子２０９
の間に形成されている。ここで、前記ＰＩＮ接合ダイオ
ードが順方向動作をするように、端子２１０に端子２０
９よりも約α６ｖ高い電圧が加えられたとすると、基板
２０１．Ｐウェル２０２及び夏＋拡散層２０４によって
形成される寄生ＩＢＭ　）ランジスタ２１２がオンとな
り、正電源から端子２０９に向かって貫通電流が流れる
結果となる。この例かられかるように、週？ｌ（ＤＭＯ
１１製造プロセスを用いて基板内に７０−ティングダイ
オードを形成することは不可能である。

本発明は、シッットキダイオードで７０−ティングダイ
オードを形成することにより以上述べた欠点を解決する
ものであり、その目的とするところは、リミッタ回路を
ＭＯｆ９集積回路内にモノリシック化することである。

以下、図面を用いて本発明の詳細な説明する。

第３図（ａ）、Ｃｂ）は、本発明によるリミッタ回路の
構成例を示すものである。同図において、各記号の意味
する内容は次の通りである。

３０１・・・・・・ＭＯ３構造の演算増幅器５０２．５
０５，５ＣＪ４，５０５・・・・・・ショットキダイオ
ード ５０６．５０７．５０８，５０９・・・・・・抵　抗３
１０・・・・・・入力端子 ５１１・・・・・・出力端子 ３１２・・・・・・接地点 ３２０．３３０・・・・・・夏個のショットキダイオー
ドより成るダイオード列（Ｎ≧１） ５４０．３５０・・・・・・キャパシタ３０６及び３０
７は、ダイオード列５２０，５５０を流れる電流を制限
するための保護抵抗であり、ダイオード列の電流容量が
所望の値を満たしているならば、抵抗３０６及び３０７
は省略してもよい。第３１ｍ（ａ）において、ショット
キダイオード１個の順方向電圧をｖｙ、抵抗３０８．３
０９の抵抗値をそれぞれＲ１，Ｒ１とすると、入力電圧
ｖ１が １ｖｔｌ＜−，７璽− のとき、リミッタは非制限領域で動作し、１ｖ１１＞ｕ
□ のとき、リミッタの出力ｉｖｏは ＋　ｖ、　＋　＝Ｍｖ、　＋　（Ｈｒ　Ｆ　４　ｒ　）
　Ｖ口１ に制限される。ただし、ｒνはショットキーダイオード
１個の順方向抵抗値、ｒは保護抵抗５０６９３０７の抵
抗値である。第３図（ａ）のりにツタ回路の特性を同図
（Ｃ）に示す。非制限領域での利得を定めるためには１
、第３図（ｃＬンの抵抗３０８．５０９を用いる代わり
に、同図′てｂ）のようにキャパシタ５４０，３５０を
用いてもよい。

このとき、特性は第３図Ｃｄ）に示すようになる。ただ
し、Ｑｌ、ＯｆはそれぞれキャパシタＳ４ｏ、ｓｓｏの
容量値である。

本発明によるリミッタ回路の出力電圧の制限レベルは、
１つのダイオード列を構成するショットキダイオードの
個数ｙとショットキダイオード１領の順方向電圧ｖＦの
積によって決定される。したがって、出力電圧の制限レ
ベルはＫを適当に選ぶことにより種々の値に設定するこ
とができる。

ショットキダイオードは、金属とＮ型またはＰ型の半導
体とを接触させることにより作られる。

そして、Ｍ型あるいはＰ型の半導体中の不純物濃度とそ
れに接触させる金属の種類を適切に選ぶことにより所望
する特性を有するショットキダイオードが実現される。

また、金属とＮ型半導体で作られたショットキダイオー
ドは、金属を正電位に、Ｎ型半導体を負電位にしたとき
、順方向電流が流れる。金属とＰ型半導体で作られたシ
ョットキダイオードは、金属を負電位に、Ｐ型半導体を
正電位にしたとき、順方向電流が流れる。

通常の相補１！ＭＯ８集積回路の製造プロセスでは夏−
基板中にＰ−ウェルが形成されるため、ショットキダイ
オードを用し）て７０−ティングダイオードを形成する
には、金属とｐ９半導体を用いる。ｙ　基板は通常、正
の電源電位に固定されているためである。もしも、Ｐ−
基板中にＮ−ウェルを形成する場合には、金属とＮ型半
導体を用いればよい。

第４図は本発明によるリミッタ回路のショットキダイオ
ード部の断面図の１例である。同図において各記号の意
味する内容は次の通りである。

４０１・・・・・・Ｎ−型単結晶シリコン基板４０２・
・・・・・Ｐ　ウェル ４０３・・・・・・Ｎ十拡散層 ４０４・・・・・・シ薗ットキ接触部 ４０５・・・・・・Ｐ十拡散層 ４０６・・・・・・フィールド酸化膜 ４０７・・・・・・層間絶縁膜 ４０８．４０９，４１０・・・・・・金属配線４１１・
・・・・・パシベーシ曹ン膜 第４図において、配線４０８は正の電源端子に接続され
ており、Ｐ　ウェル４０２と金属４０９との接触によっ
てショットキダイオードが端子４１０と端子４０９の間
に形成されている。この場合には、従来のＰＭ接合ダイ
オードの場合と異なり、寄生トランジスタは形成されな
いので、端子間に貫通電流が流れることはない。したが
って、フローティングダイオードを形成することができ
る。なお、第４図においては、端子４０９がカソードに
、端子４１０がアノードにそれぞれ対応するまた、本発
明のリミッタ回路は、ＭＯ８集積回路の製造プロセスに
非常に良く適合する。上述の説明では、相補型ＭＯ３集
積回路の例を示したがウェル製造工程さえ追加すれば単
チャネルＭＯＩＩＩ集積回路にも適用できる。また、ゲ
ート材料の種類に制限されることなく製造できることも
大きな利点である。すなわち、ショットキダイオードは
配線金属と半導体との接触によりｉ成されるものである
から、ゲート材料がアルミニウム、Ｐ型多結晶シリコン
、Ｍ型多結晶シリコン、モリブデン、モリブデンシリサ
イド等、いずれの場合でも、本発明を適用することがで
きる。

以上述べたように、本発明は、通常のＭＯ８集積回路製
造プロセスを用いて、モノリシック化されたリミッタ回
路を提供し、さらに、ダイオード列を構成するショット
キダイオードの個数を変えることにより所望の特性を有
するリミッタ回路な提供するという優れた効果を有する
ものである。

【図面の簡単な説明】

第１図（α）は従来の個別部品によるす（ツタ回路の１
例。同図（ｂ）は同図（α）のリミッタ回路の特性。 第２図は、半導体基板中に設けられたＰＭ接合ダイオー
ドの断面図の１例。 第３図（α）、Ｃｈ）は本発明によるリミッタ回路の等
価回路図。同図（ｃ）ｅ　ｃｄ）はそれぞれ同図（α）
、Ｃｂ）のリミッタ回路の特性。 第４図は本発明いよるリミッタ回路に用いられるショッ
トキダイオードの断面図の１例。 第１図 （Ｃ）　　　　　　　　　　　　　　　　　　　　　　
　　　（ｃ！２第３図

Claims (1)

【特許請求の範囲】
1. 金属酸化膜半導体構造で構成された演算増幅器及び１個
   以上のシ璽ットキーダイオードを同一半導体基板上に形
   成したことを特徴とするリミッタ回路。