JPS583194A - イメ−ジ処理用メモリ・システム - Google Patents
イメ−ジ処理用メモリ・システムInfo
- Publication number
- JPS583194A JPS583194A JP56101495A JP10149581A JPS583194A JP S583194 A JPS583194 A JP S583194A JP 56101495 A JP56101495 A JP 56101495A JP 10149581 A JP10149581 A JP 10149581A JP S583194 A JPS583194 A JP S583194A
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- JP
- Japan
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- ecc
- memory
- dots
- dot
- unit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、イメージ処理用メモリ・システム、特にＲ，
ｐｘｓ、ｑの大きさをもつイメージ配列からＩＸｐｑま
たはｐｘｑの副配列を任意に切出しかつ１メモリ・サイ
クルでリード／ライトできるようにしたメモリ・システ
ムにおいて、１×ｑドツトに対応してＢＣＣを与えると
共に記憶モジュールに対してはＥＣＣ境界で区分される
形で１ｘ ｈｐｑドツトまたはｐｘｈｑドツトをもって
り一ド／ライトするよう構成し、記憶内容に対してＥＣ
Ｃによるエラー訂正機能を与えるようにしたイメージ処
理用メモリ・システムに関するものである。
ｐｘｓ、ｑの大きさをもつイメージ配列からＩＸｐｑま
たはｐｘｑの副配列を任意に切出しかつ１メモリ・サイ
クルでリード／ライトできるようにしたメモリ・システ
ムにおいて、１×ｑドツトに対応してＢＣＣを与えると
共に記憶モジュールに対してはＥＣＣ境界で区分される
形で１ｘ ｈｐｑドツトまたはｐｘｈｑドツトをもって
り一ド／ライトするよう構成し、記憶内容に対してＥＣ
Ｃによるエラー訂正機能を与えるようにしたイメージ処
理用メモリ・システムに関するものである。
イメージ処理に当っては、処理の都合上から例ば１ｘｐ
ｑドツトあるいは’ＩＩＸＱドツトの形での副配列をリ
ード／ライトすることが望まれ、かつ該リード／ライト
を１メモリ・サイクルで実行することが望まれる。この
点を解決するメモリ・システムとして、特公昭５４−３
９０９８号公報に示される如きメモリ・システムが提案
されている。
ｑドツトあるいは’ＩＩＸＱドツトの形での副配列をリ
ード／ライトすることが望まれ、かつ該リード／ライト
を１メモリ・サイクルで実行することが望まれる。この
点を解決するメモリ・システムとして、特公昭５４−３
９０９８号公報に示される如きメモリ・システムが提案
されている。
この種のメモリ・システムは、きわめて巧みに構成され
ていて、上記の希望を解決しているものであるが、該シ
ステムにおいてエラー訂正コードれは、１語をひとかた
まりとしてＥＣＣを附与したとしても、リード／ライト
される上記副配列が１語単位の途中から１ｘｐｑドツト
分を指定されることがあってＥＣＣ処理を必らずしも正
しく行ない得ないことや、上記副配列がｘｘｐｑドツト
の形あるいはｐＸｑドツトの形で任意に行なわれること
からいずれの形に対してもＥＣＣ処理を行なうようにす
ることがむづかしいことなどに起因している。
ていて、上記の希望を解決しているものであるが、該シ
ステムにおいてエラー訂正コードれは、１語をひとかた
まりとしてＥＣＣを附与したとしても、リード／ライト
される上記副配列が１語単位の途中から１ｘｐｑドツト
分を指定されることがあってＥＣＣ処理を必らずしも正
しく行ない得ないことや、上記副配列がｘｘｐｑドツト
の形あるいはｐＸｑドツトの形で任意に行なわれること
からいずれの形に対してもＥＣＣ処理を行なうようにす
ることがむづかしいことなどに起因している。
本発明は、上記の点を解決することを目的としておＬ（
ｔ）ｘｘｑドツトをひとかたまりとしてＥＣＣを附与し
、（１）記憶モジュールに対するリード／ライトに当っ
ては上記副配列よりも大きいメモリ副配列例えばＩ Ｘ
ｋＰＱドツト′４たは’Ｉ）Ｘｋｑドツトをひとかた
まりとしてリード／ライトし、（１）ＥＣＣ処理を実行
した上で上記ＥＣＣが附与されているＥＣＣ境界をもっ
て区分されていないようなｔｘｐｑドツトまたはｐ×ｑ
ドツトの副配列について所望な選択を行なわせるように
して、上記の問題を解決するようにすることを目的とし
ている。そしてそのため、本発明のイメージ処理用メモ
リ・システムは、ｐ−ｑ−Ｒおよびｓを設計ハラメータ
としてプール値を有するイメージ点■（ｊ、ｊ）（但し
Ｏ≦ｔ ＜ Ｒ−ｔ′およびＯＬｊ＜８−ｑ）カラなる
Ｒ−ｐＸｓ−ｑイメージ配列を記憶す゛ることかでき、
上記イメージ配列のＩＸｐｑｔたはｐＸＱの任意の副配
列におけるｐｑ個のイメージ点が単一のメモリ・サイク
ルで読出されまたは書込みされるワード編成型ランダム
・アクセス・メモリ・システムであって、該メモリ・シ
ステムがＲ８個以上のイメージ点を異なった記憶位置に
記憶し得るｐｑ個の記憶モジュールで構成され、かつ該
番記憶モジュールが１つの記憶位置だけを一時にアクセ
スされる記憶手段とイメージ点工（ｓｓｊ）ＫついてＭ
（Ｓ ＃ ｊ）番目の記憶モジュール中の記憶位置Ａ（
ｓ、ｊ）に対してリードおよび／またはライトするため
のアクセス手段とを有するメモリ・システムにおいて、
上記Ｍ （ｔ 。
ｔ）ｘｘｑドツトをひとかたまりとしてＥＣＣを附与し
、（１）記憶モジュールに対するリード／ライトに当っ
ては上記副配列よりも大きいメモリ副配列例えばＩ Ｘ
ｋＰＱドツト′４たは’Ｉ）Ｘｋｑドツトをひとかた
まりとしてリード／ライトし、（１）ＥＣＣ処理を実行
した上で上記ＥＣＣが附与されているＥＣＣ境界をもっ
て区分されていないようなｔｘｐｑドツトまたはｐ×ｑ
ドツトの副配列について所望な選択を行なわせるように
して、上記の問題を解決するようにすることを目的とし
ている。そしてそのため、本発明のイメージ処理用メモ
リ・システムは、ｐ−ｑ−Ｒおよびｓを設計ハラメータ
としてプール値を有するイメージ点■（ｊ、ｊ）（但し
Ｏ≦ｔ ＜ Ｒ−ｔ′およびＯＬｊ＜８−ｑ）カラなる
Ｒ−ｐＸｓ−ｑイメージ配列を記憶す゛ることかでき、
上記イメージ配列のＩＸｐｑｔたはｐＸＱの任意の副配
列におけるｐｑ個のイメージ点が単一のメモリ・サイク
ルで読出されまたは書込みされるワード編成型ランダム
・アクセス・メモリ・システムであって、該メモリ・シ
ステムがＲ８個以上のイメージ点を異なった記憶位置に
記憶し得るｐｑ個の記憶モジュールで構成され、かつ該
番記憶モジュールが１つの記憶位置だけを一時にアクセ
スされる記憶手段とイメージ点工（ｓｓｊ）ＫついてＭ
（Ｓ ＃ ｊ）番目の記憶モジュール中の記憶位置Ａ（
ｓ、ｊ）に対してリードおよび／またはライトするため
のアクセス手段とを有するメモリ・システムにおいて、
上記Ｍ （ｔ 。
ｊ）とＡ（（、ｊ）とが夫々
Ｓ＜８および８７／ ｐ （ｒ
で与えられるときに、
（但し／は端数を切捨てた商、〃は剰余）で与えられる
と共に、ｊ−０を起点とするｌｘｑドツト毎に生成され
たＢＣＣコードをもち、かつｉ ｘ ｈｐｑドツトまた
はＰＸｋＱドツト（但しｋは１より大なる整数）のメモ
リ副配列をＥＣＣ境界をもって上記記憶モジュールに対
してリード／ライトされるよう構成され、上記１ｘｐｑ
またはｐ×ｑの副配列をもって処理装置における処理単
位としたことを特徴としている。以下図面を鯵照しつつ
説明する。
と共に、ｊ−０を起点とするｌｘｑドツト毎に生成され
たＢＣＣコードをもち、かつｉ ｘ ｈｐｑドツトまた
はＰＸｋＱドツト（但しｋは１より大なる整数）のメモ
リ副配列をＥＣＣ境界をもって上記記憶モジュールに対
してリード／ライトされるよう構成され、上記１ｘｐｑ
またはｐ×ｑの副配列をもって処理装置における処理単
位としたことを特徴としている。以下図面を鯵照しつつ
説明する。
第１図ないし第３図は夫々本発明が適用されるメモリ・
システムにおけるイメージ格納の態′ＪｒＭ’ｅ説明す
る鰭明図、第４図は本発明に用いられる記憶モジュール
におけるＥＣＣ単位を！＋？明する欽明図、第５図（３
）は１×９Ｑドツト副配列処理ｃ以下ｔ−０モードとい
う）における記憶上ジュールに対する一実施例アクセス
巣位、第５図（Ｂｌはｐｘｑドツト副配列処堆（以下ｔ
”＝１モードという）における記憶モジュールに対する
一実施例アクセス単位、第６図は記憶装電に対する一実
施例リード／ライト処理構成、第７図は第６図図示のセ
レクト回路の一実施例構成を示す。
システムにおけるイメージ格納の態′ＪｒＭ’ｅ説明す
る鰭明図、第４図は本発明に用いられる記憶モジュール
におけるＥＣＣ単位を！＋？明する欽明図、第５図（３
）は１×９Ｑドツト副配列処理ｃ以下ｔ−０モードとい
う）における記憶上ジュールに対する一実施例アクセス
巣位、第５図（Ｂｌはｐｘｑドツト副配列処堆（以下ｔ
”＝１モードという）における記憶モジュールに対する
一実施例アクセス単位、第６図は記憶装電に対する一実
施例リード／ライト処理構成、第７図は第６図図示のセ
レクト回路の一実施例構成を示す。
まず、本発明の基礎となっている前記ＩＢＭ特許につい
て概説する。まず、第１図（Ａ）の様なＭ ｘ Ｎドツ
トのイメージ配列１を考える。例えばＡ４サイズの用紙
なら Ｍ ＝ １７２８ドツト、Ｎ＝２２８８ドツト、： Ｇ
３ＦＡＸである（以下白黒画面だけを考えるので１ドツ
ト＝１ビツトとする）。
て概説する。まず、第１図（Ａ）の様なＭ ｘ Ｎドツ
トのイメージ配列１を考える。例えばＡ４サイズの用紙
なら Ｍ ＝ １７２８ドツト、Ｎ＝２２８８ドツト、： Ｇ
３ＦＡＸである（以下白黒画面だけを考えるので１ドツ
ト＝１ビツトとする）。
次に１図のようなｐｑｘｌ （縦一列）、ＰＸＱ（矩形
）、１ｘｚｚｒ（横一列）のｊｆビットの並び即ち副配
列２を考え、そのアドレスを先頭ビットの位置Ｉ（ｊ、
ｊ）で表示する。
）、１ｘｚｚｒ（横一列）のｊｆビットの並び即ち副配
列２を考え、そのアドレスを先頭ビットの位置Ｉ（ｊ、
ｊ）で表示する。
次に１第１図（Ｂｌのような一語がｐｑビットの従来型
のメモリシステム３を考える（例えば、９−ｑ−４力ら
ば一語は１６ビツト１．−８、ｑ−４なら一語は３２ビ
ツト）。
のメモリシステム３を考える（例えば、９−ｑ−４力ら
ば一語は１６ビツト１．−８、ｑ−４なら一語は３２ビ
ツト）。
ＩＢＭの特許では、この従来型のメモリを用いて上記イ
メージ配列を展開し、その中の任意の副配列を（その副
配列のタイプに応じたモードで）ｌメモリサイクルで読
み書きできるようにしている。
メージ配列を展開し、その中の任意の副配列を（その副
配列のタイプに応じたモードで）ｌメモリサイクルで読
み書きできるようにしている。
このようなアクセス機能を従来型のメモリで実現するた
めに、次のような３つの機能を新たに付は加えている（
以下’ＩＩ””Ｑ”４を例忙とる）。
めに、次のような３つの機能を新たに付は加えている（
以下’ＩＩ””Ｑ”４を例忙とる）。
（１）行アドレスと列アドレス
１ラスタ分のデータを１語単位に折シたたんで格納する
必要から、第１図（Ｂ） Ｋ示すように従来型のアドレ
スを行アドレスと列アドレスに分割し、夫々独立に歩進
できるようにしている。
必要から、第１図（Ｂ） Ｋ示すように従来型のアドレ
スを行アドレスと列アドレスに分割し、夫々独立に歩進
できるようにしている。
（１）データをシフトして格納
第２図（Ａ）の０〜■、■〜＠、■〜ＯＸｏ〜＠のｐｘ
ｑタイプのイメージデータを１メそリサイクルでアクセ
スする為には、少なくとも例えば■と■が同一チップ（
例えば０ビツト目）に配置されていては原理的に不可能
である。これを避けるには、例えば第２図（Ｂ）図示の
如＜４＝ＩＫ相当するアドレスではデータをｑビット（
図では４ビツト）右サーキュラシフトして格納しておく
と良い。
ｑタイプのイメージデータを１メそリサイクルでアクセ
スする為には、少なくとも例えば■と■が同一チップ（
例えば０ビツト目）に配置されていては原理的に不可能
である。これを避けるには、例えば第２図（Ｂ）図示の
如＜４＝ＩＫ相当するアドレスではデータをｑビット（
図では４ビツト）右サーキュラシフトして格納しておく
と良い。
更にイに２では２ｑ（−８）ビット、イ＝３では３ｑ（
−ｘ２）ビットの右サーキュラシフトを書き込み時に行
っておく。こうしておけば第２図（Ｂ）のように上記■
〜■、■〜［相］、０〜ｏ１０〜■のデータはＯ〜１５
ビットに重なること無く配置され、したがって１メモリ
サイクルでアクセスできる可能性が生じる。
−ｘ２）ビットの右サーキュラシフトを書き込み時に行
っておく。こうしておけば第２図（Ｂ）のように上記■
〜■、■〜［相］、０〜ｏ１０〜■のデータはＯ〜１５
ビットに重なること無く配置され、したがって１メモリ
サイクルでアクセスできる可能性が生じる。
個） ビット毎のアドレス計算
イメージ処理を行う場合、先に述べたイメージデータの
先頭アドレスＩ（（、ｊ）は、任意に指定できる必要が
ある。第３図囚は二つの例を挙げている。１つは（ｓ、
ｊ）＝（０，２）であシ、他は（１，５）の例である。
先頭アドレスＩ（（、ｊ）は、任意に指定できる必要が
ある。第３図囚は二つの例を挙げている。１つは（ｓ、
ｊ）＝（０，２）であシ、他は（１，５）の例である。
第３図（Ｂｌにその対応する配置を示しである。このよ
うにイメージ配列上では連続しているデータも、実際の
メモリ上ではバラバラに配置され、そのアドレスも異な
ってくる。（＜、ｊ）を任意に指定できるようＫすると
、全てのビットは互いに異なったアドレシングになり、
また先頭ビットアドレスも異なるので、ビット毎のアド
レス計算をアクセス毎に行う必要がでてくる。例えば、
ｊを偶数しか指定できないように制限すると０／１，２
／３．・・・１４／１５ビツト目は、それぞれ同一アド
レシングとなってアドレス計算回路は半分になる。また
、ｊを１６の倍数に制限したのが従来のメモリで、この
場合はアドレス計算回路そのものが不要になる。
うにイメージ配列上では連続しているデータも、実際の
メモリ上ではバラバラに配置され、そのアドレスも異な
ってくる。（＜、ｊ）を任意に指定できるようＫすると
、全てのビットは互いに異なったアドレシングになり、
また先頭ビットアドレスも異なるので、ビット毎のアド
レス計算をアクセス毎に行う必要がでてくる。例えば、
ｊを偶数しか指定できないように制限すると０／１，２
／３．・・・１４／１５ビツト目は、それぞれ同一アド
レシングとなってアドレス計算回路は半分になる。また
、ｊを１６の倍数に制限したのが従来のメモリで、この
場合はアドレス計算回路そのものが不要になる。
但し、密度変換等を行う場合、このような制限は現実的
でない。
でない。
下記公報には、Ｒａ ｐ ｘ Ｓ＊ ｑイメージ配列を
記憶し、このイメージ配列のＩ Ｘ Ｆ９または、’Ｉ
ＪＸＱの任意の副配列におけるｐｑ個のイメージ点が単
一のメモリサイクルで読出しまたは書込み可能なワード
編成型ランダムアクセス・メモリ・システムの発明が開
示されている。
記憶し、このイメージ配列のＩ Ｘ Ｆ９または、’Ｉ
ＪＸＱの任意の副配列におけるｐｑ個のイメージ点が単
一のメモリサイクルで読出しまたは書込み可能なワード
編成型ランダムアクセス・メモリ・システムの発明が開
示されている。
以下の説明け、特公昭５４−３９０９８号公報の記載を
前提とし、用いる記号もこれに準じている。なお、上記
公報ではイメージ点ｘ（ｓｍｊ）に対応する記憶モジュ
ールＭ（ｓ ｅ ｊ）と該記憶４１ｉＡＣｔ、ｊ＞を Ｍ（ｓ、ｊ）−（（ｘｑ十ｊ）メ’１ｐｑ（但し〆／は
剰余）および Ａ（ｓ＋ｊ）−（＜〆ｊ’ ） ｘａ ” ｊｌｑ ：
ａ＞８ ・−・・−（ｉ）（但し〆け端数を切捨てた
商） に限定しているが、本発明はこれに限ることなくＡ（（
、ｊ）＝ｉｘｒ＋ｊ／ｐｑ ： ｒ＞８／’Ｐ −伐
）（但し８＝（ｊ−＋１１１ｑ、ａ−ｐｒ）についても
同様に扱うこととする。なお、（２）式にツイテはり、
ＣＪＡＮＶＯＯＲＨＩＳ ＆ ’Ｉ’、Ｈ，Ｍ）ＲＲＩ
Ｎ １７）論文「Ｍｅｍｏｒｙ ８ｙａｔｇｒｎａ ｆ
ｏｒ Ｉｍａｇｅ Ｐｒｏｏａｓａｉｎｇ 、 ＩＥ
ＥＢＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＰＩＪＴ］
１３Ｒ８、ｖｏｌ、 Ｃ−２７，ＮＯ，２，Ｐ１１７（
１９７８） 、Ｊ に記載されている。
前提とし、用いる記号もこれに準じている。なお、上記
公報ではイメージ点ｘ（ｓｍｊ）に対応する記憶モジュ
ールＭ（ｓ ｅ ｊ）と該記憶４１ｉＡＣｔ、ｊ＞を Ｍ（ｓ、ｊ）−（（ｘｑ十ｊ）メ’１ｐｑ（但し〆／は
剰余）および Ａ（ｓ＋ｊ）−（＜〆ｊ’ ） ｘａ ” ｊｌｑ ：
ａ＞８ ・−・・−（ｉ）（但し〆け端数を切捨てた
商） に限定しているが、本発明はこれに限ることなくＡ（（
、ｊ）＝ｉｘｒ＋ｊ／ｐｑ ： ｒ＞８／’Ｐ −伐
）（但し８＝（ｊ−＋１１１ｑ、ａ−ｐｒ）についても
同様に扱うこととする。なお、（２）式にツイテはり、
ＣＪＡＮＶＯＯＲＨＩＳ ＆ ’Ｉ’、Ｈ，Ｍ）ＲＲＩ
Ｎ １７）論文「Ｍｅｍｏｒｙ ８ｙａｔｇｒｎａ ｆ
ｏｒ Ｉｍａｇｅ Ｐｒｏｏａｓａｉｎｇ 、 ＩＥ
ＥＢＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＰＩＪＴ］
１３Ｒ８、ｖｏｌ、 Ｃ−２７，ＮＯ，２，Ｐ１１７（
１９７８） 、Ｊ に記載されている。
上記の如く、任意の副配列に対するアクセスを巧妙に行
なうことが知られているが、このようなメモリ・システ
ムにおいてｌ１ｔＣＣを附与しようとすると、本願明細
８ｗ頭に述べた如き問題が生じる。
なうことが知られているが、このようなメモリ・システ
ムにおいてｌ１ｔＣＣを附与しようとすると、本願明細
８ｗ頭に述べた如き問題が生じる。
しかし、上記の如きメモリ・システムに必要な記憶容量
は十分大（例えば４８３にバイト）であって、コスト面
からスタティックＲＡＭよりもダイナミックＲＡＭを用
いることとなることや、また高密度メモリ素子の場合に
はパッケージから発生する微量のα線によって記憶内容
が失なわれることなどから、ＢＣＣを附加してエラー訂
正を行なわせることが不可欠となる。
は十分大（例えば４８３にバイト）であって、コスト面
からスタティックＲＡＭよりもダイナミックＲＡＭを用
いることとなることや、また高密度メモリ素子の場合に
はパッケージから発生する微量のα線によって記憶内容
が失なわれることなどから、ＢＣＣを附加してエラー訂
正を行なわせることが不可欠となる。
このために、本発明においては、
（Ａ） ＢＣＣ附与単位を１×ｑドツトとし、（Ｂｌ
記憶モジュールに対するアクセス単位を、ｔ＝０モ
ードにおいてｌ Ｘ ｋＰＱドツト、ｔ＝１ モード
において’ＩＪ Ｘ ｋＱドツトとし、（Ｃ） 上記
アクセス単位の境界を上記ＢＣＣ附与単位の境界とする
ようにし、 （ＤＪ 例えばリード時を例に挙げると、上記アクセ
ス単位でＥＣＣ処理を行なった上で、所望の副配列Ｉ
Ｘ ’ＩＩＱドツトまたはｐｘｑドツトを抽出するよう
にし、 ＥＣＣを附与する場合に生じる問題点を一挙に解決する
ようにしている。
記憶モジュールに対するアクセス単位を、ｔ＝０モ
ードにおいてｌ Ｘ ｋＰＱドツト、ｔ＝１ モード
において’ＩＪ Ｘ ｋＱドツトとし、（Ｃ） 上記
アクセス単位の境界を上記ＢＣＣ附与単位の境界とする
ようにし、 （ＤＪ 例えばリード時を例に挙げると、上記アクセ
ス単位でＥＣＣ処理を行なった上で、所望の副配列Ｉ
Ｘ ’ＩＩＱドツトまたはｐｘｑドツトを抽出するよう
にし、 ＥＣＣを附与する場合に生じる問題点を一挙に解決する
ようにしている。
なお、イメージ・データに階調を与えて、１ドツトにつ
いて例えば８ビツトを与えている如きメモリ・システム
においては、当該１ドツ）Ｋ対してＥＣＣを附与すれば
よく、ＥＣＣ附与上の問題は殆んどない。しかし、複数
ドツトをひとまとめにしてＥＣＣを附与しなければなら
ないメモリ・システムにおいては、本発明が適用される
。このことから、以下１ドツトが１ビツトで与えられる
ものとして説明する。
いて例えば８ビツトを与えている如きメモリ・システム
においては、当該１ドツ）Ｋ対してＥＣＣを附与すれば
よく、ＥＣＣ附与上の問題は殆んどない。しかし、複数
ドツトをひとまとめにしてＥＣＣを附与しなければなら
ないメモリ・システムにおいては、本発明が適用される
。このことから、以下１ドツトが１ビツトで与えられる
ものとして説明する。
上記（Ａ） （Ｂ）の条件に対応するものとしては、（
例１）副配列： Ｉ Ｘ ３２ビツト又は４×８ビツト
（ｐ−４，ｑ−８） ＥＣＣ単位＝８ビット （ＩＸ８） メモリ・アクセス単位：６４ビツト ′（１×お４×８又は４Ｘ２Ｘ８） （例２）副配列： Ｉ Ｘ １６ビツト又は４Ｘ４ピツ
ト（ｐ＝ｑ−４） ＢＣＣ単位＝４ビット （ＩＸ４） メモリーアクセス単位＝３２ビット （ＩＸ２Ｘ４Ｘ４又は４Ｘ２Ｘ４） の如きものが考慮される。
例１）副配列： Ｉ Ｘ ３２ビツト又は４×８ビツト
（ｐ−４，ｑ−８） ＥＣＣ単位＝８ビット （ＩＸ８） メモリ・アクセス単位：６４ビツト ′（１×お４×８又は４Ｘ２Ｘ８） （例２）副配列： Ｉ Ｘ １６ビツト又は４Ｘ４ピツ
ト（ｐ＝ｑ−４） ＢＣＣ単位＝４ビット （ＩＸ４） メモリーアクセス単位＝３２ビット （ＩＸ２Ｘ４Ｘ４又は４Ｘ２Ｘ４） の如きものが考慮される。
以下例１について実施例を説明する。
第４図において、１はイメージ配列、５は］１０００単
位（８ビツト）を表わしている。上述の如く、１＝０モ
ードにおける副配列は１×３２ドツト（ビット）であり
、ｔ＝１モードにおける副配列は４Ｘ８ドツト（ビット
）である。またメモリ・アクセス単位は、１ｗ＝０モー
ドにおいてｌＸ６４ドツト（ビット）でｈｐ、ｔ−１モ
ードにおいて４×１６ドツト（ビット）である。
位（８ビツト）を表わしている。上述の如く、１＝０モ
ードにおける副配列は１×３２ドツト（ビット）であり
、ｔ＝１モードにおける副配列は４Ｘ８ドツト（ビット
）である。またメモリ・アクセス単位は、１ｗ＝０モー
ドにおいてｌＸ６４ドツト（ビット）でｈｐ、ｔ−１モ
ードにおいて４×１６ドツト（ビット）である。
そして、記憶モジュールに対するアクセスに当っては、
ｊ＝Ｏｍｊ＝８．・・・・・・の如く座標ｊの下位３ビ
ツトが［０００Ｊとなる点を境界として第４図図示［印
を先頭とするようアクセスするようにされる。このため
に、与えられた座標ｊを示すアドレスの下位Ｃビットを
強制的にｌ−０００Ｊとして、上記メモリ・アクセス単
位をもってアクセスされ、例えばリード時を例に挙げる
と上記アクセス単位についてＥＣＣ処理を行なった上で
、上記下位３ビツトを用いて所望の先頭アドレスを抽出
した上で副配列３２ドツト（ビット）を抽出するように
される。このことを別の表現で表わすと、メモリ・アク
セス単位の先頭アドレスは、処理対象とされる副配列の
アドレスｊに対して、 ｊ’−（ｊ）／８）ｘ８ なる演算を行なって決定され、該先頭アドレスｊ′から
ｔ−０モードまたはｔ−１モードにしたがった形の副配
列が例えば記憶モジュールから読出される。
ｊ＝Ｏｍｊ＝８．・・・・・・の如く座標ｊの下位３ビ
ツトが［０００Ｊとなる点を境界として第４図図示［印
を先頭とするようアクセスするようにされる。このため
に、与えられた座標ｊを示すアドレスの下位Ｃビットを
強制的にｌ−０００Ｊとして、上記メモリ・アクセス単
位をもってアクセスされ、例えばリード時を例に挙げる
と上記アクセス単位についてＥＣＣ処理を行なった上で
、上記下位３ビツトを用いて所望の先頭アドレスを抽出
した上で副配列３２ドツト（ビット）を抽出するように
される。このことを別の表現で表わすと、メモリ・アク
セス単位の先頭アドレスは、処理対象とされる副配列の
アドレスｊに対して、 ｊ’−（ｊ）／８）ｘ８ なる演算を行なって決定され、該先頭アドレスｊ′から
ｔ−０モードまたはｔ−１モードにしたがった形の副配
列が例えば記憶モジュールから読出される。
第５図（５）はｔ＝０モード時のメモリ・アクセス単位
６−０を示し、第５図（Ｂ）はｔ＝１モード時のメモリ
・アクセス単位６−１を示している。そして言うまでも
なく、図示８ビツト（１ｘ８ビツト）がＥＣＣ単位とし
て与えられている。
６−０を示し、第５図（Ｂ）はｔ＝１モード時のメモリ
・アクセス単位６−１を示している。そして言うまでも
なく、図示８ビツト（１ｘ８ビツト）がＥＣＣ単位とし
て与えられている。
第６図は本発明における記憶装置に対する一実施例リー
ド／ライト処理構成を示している。図中の符号７は記憶
装置、８−０ないし８−７は夫々リード時ラッチ回路、
９は（８ピツ）ｘｓ）左サーキュラ・シフト回路、１０
−０ないし１ｏ−７は夫々ＥＣＣチェック兼エラー訂正
回路およびＥＣＣ生成回路（以下ＥＣＣ回路とイウ）、
１１！”ｉ：６４に’ッ）→３２ビット・セレクト回路
であって第６図において後述される如く６４ドツト分か
ら所望の３２ドツト分を抽出するもの、１２は３２ドツ
ト→６４ドツト分配回路、１３−０ないし１３−７は夫
々書込み時ラッチ回路１４は（８ビツト×５）右サーキ
ュラ・シフト回路を表わしている。
ド／ライト処理構成を示している。図中の符号７は記憶
装置、８−０ないし８−７は夫々リード時ラッチ回路、
９は（８ピツ）ｘｓ）左サーキュラ・シフト回路、１０
−０ないし１ｏ−７は夫々ＥＣＣチェック兼エラー訂正
回路およびＥＣＣ生成回路（以下ＥＣＣ回路とイウ）、
１１！”ｉ：６４に’ッ）→３２ビット・セレクト回路
であって第６図において後述される如く６４ドツト分か
ら所望の３２ドツト分を抽出するもの、１２は３２ドツ
ト→６４ドツト分配回路、１３−０ないし１３−７は夫
々書込み時ラッチ回路１４は（８ビツト×５）右サーキ
ュラ・シフト回路を表わしている。
リード時においては読出されたデータはＥＣＣ単位で夫
々ラッチ回路８−０ないし８−７にラッチされてシフト
回路９に供給される。該データは上述の格納時における
サーキュラ・シフトを復元すべく所定量だけ左シフトさ
れ、％ＢＣＣＥＣＣ単位毎ＣＣ回路１０−０ないし１０
−７に供給される。そして各ＥＣＣ単位毎にＦＩＣＣチ
ェックされエラーがあれば訂正された上で、セレクト回
路１１に導びかれる。そして第７図に後述する如く、６
４ビツトのデータの中から所望とする３２ドツト分が抽
出される。
々ラッチ回路８−０ないし８−７にラッチされてシフト
回路９に供給される。該データは上述の格納時における
サーキュラ・シフトを復元すべく所定量だけ左シフトさ
れ、％ＢＣＣＥＣＣ単位毎ＣＣ回路１０−０ないし１０
−７に供給される。そして各ＥＣＣ単位毎にＦＩＣＣチ
ェックされエラーがあれば訂正された上で、セレクト回
路１１に導びかれる。そして第７図に後述する如く、６
４ビツトのデータの中から所望とする３２ドツト分が抽
出される。
−２ライト時においては、ライト・データＷＯ〜３１が
分配回路１２に供給される。いわゆる部分書込みの場合
にはＥＣＣ回路１０−０ないし１０−７からの出力が内
容変更不要部分に対して元の記憶内容をそのまま格納す
べく供給される。分配回路１２の内容は書込み時ラッチ
回路１３−０ないし１３−７にラッチされる。そして各
ラッチ回路１３−０ないし１３−７の内容はＥＣＣ回路
１０−１０ないし１０−７に導びかれて各ＥＣＣ単位毎
にＢＣＣが生成されて図示■、■、・・・・・・の如く
シフト回路１４に導びかれる。
分配回路１２に供給される。いわゆる部分書込みの場合
にはＥＣＣ回路１０−０ないし１０−７からの出力が内
容変更不要部分に対して元の記憶内容をそのまま格納す
べく供給される。分配回路１２の内容は書込み時ラッチ
回路１３−０ないし１３−７にラッチされる。そして各
ラッチ回路１３−０ないし１３−７の内容はＥＣＣ回路
１０−１０ないし１０−７に導びかれて各ＥＣＣ単位毎
にＢＣＣが生成されて図示■、■、・・・・・・の如く
シフト回路１４に導びかれる。
このとき各ラッチ回路１３−０ないし１３−７の内容も
シフト回路１４に導びかれる。そして上述のサーキュラ
・シフトに見合うシフトが行なわれて、記憶装置７に６
４ビット単位即ちメモリ・アクセス単位で書込まれる。
シフト回路１４に導びかれる。そして上述のサーキュラ
・シフトに見合うシフトが行なわれて、記憶装置７に６
４ビット単位即ちメモリ・アクセス単位で書込まれる。
第７図は、第６図図示のセレクト回路１１の一実施例構
成を示している。図中１５ないし２０は夫々選択回路で
あって、例えば選択回路１５を例に挙げると１＝０モ一
ド時に図示左側上方に示されるビット８ないし１５がビ
ット１６′ないし２３′として抽出され、かつ１−１モ
一ド時に図示左側下方に示されるビット１６ないし２３
がビット１６’ないし２３′として抽出される。選択回
路１６ないし２０についても同様である。また２１−ｏ
ないし２１−７．２２−０ないし２２−７．２３−０な
いし２３−７．２４−０ないし２４−７は夫々８ビツト
のうちから１ビツトを選択する８→１選択回路を示して
いる。そして選択回路２１−０を例に挙げると、図示左
側のビット０ないしビット７のうちの１つが座標ｊの下
位３ビツトｊＯ＊ｊ”ｍｊ”の値によって選択されて、
リード・データＲの第Ｏビット目の値Ｒｏとして抽出さ
れる。他の選択回路例えば２２−１についても同様であ
り、上記下位３ピツ） １０ｍ２”＊Ｎの値に応じて、
ビット１７′ないし２４′のうちの１ビツトがす−ド・
データＲの第９ビツト目の値をＲ９として抽出これる。
成を示している。図中１５ないし２０は夫々選択回路で
あって、例えば選択回路１５を例に挙げると１＝０モ一
ド時に図示左側上方に示されるビット８ないし１５がビ
ット１６′ないし２３′として抽出され、かつ１−１モ
一ド時に図示左側下方に示されるビット１６ないし２３
がビット１６’ないし２３′として抽出される。選択回
路１６ないし２０についても同様である。また２１−ｏ
ないし２１−７．２２−０ないし２２−７．２３−０な
いし２３−７．２４−０ないし２４−７は夫々８ビツト
のうちから１ビツトを選択する８→１選択回路を示して
いる。そして選択回路２１−０を例に挙げると、図示左
側のビット０ないしビット７のうちの１つが座標ｊの下
位３ビツトｊＯ＊ｊ”ｍｊ”の値によって選択されて、
リード・データＲの第Ｏビット目の値Ｒｏとして抽出さ
れる。他の選択回路例えば２２−１についても同様であ
り、上記下位３ピツ） １０ｍ２”＊Ｎの値に応じて、
ビット１７′ないし２４′のうちの１ビツトがす−ド・
データＲの第９ビツト目の値をＲ９として抽出これる。
以上説明した如く、本発明によれば、イメージ処理装置
側で処理される副配列Ｉ Ｘ ｔＱドツトまたはｐｘｑ
ドツトに対応して、ｌＸｑドツト単位をＥＣＣ単位とし
、例えばｉ ｘ ２ｐｑドツトまたはｐ×２９、ドツト
をメモリ・アクセス単位とした上でＥＣＣ単位境界をも
ってアクセスするようにし、ＥＣＣ処理を行なった上で
ＥＣＣ単位境界と必らずしも合致していない副配列を６
４ビツトの中から３２ビツト分抽出するようにしている
。このために、イメージ処理装置側から指示された副配
列がＥＣＣ単位境界にない場合であっても、当該指示さ
れた副配列を含む例えば２倍分のドツトをアクセスして
いるので、正しく ＥＣＣ処理を行なうことができると
共に所望の副配列を抽出するなどの処理が可能となる。
側で処理される副配列Ｉ Ｘ ｔＱドツトまたはｐｘｑ
ドツトに対応して、ｌＸｑドツト単位をＥＣＣ単位とし
、例えばｉ ｘ ２ｐｑドツトまたはｐ×２９、ドツト
をメモリ・アクセス単位とした上でＥＣＣ単位境界をも
ってアクセスするようにし、ＥＣＣ処理を行なった上で
ＥＣＣ単位境界と必らずしも合致していない副配列を６
４ビツトの中から３２ビツト分抽出するようにしている
。このために、イメージ処理装置側から指示された副配
列がＥＣＣ単位境界にない場合であっても、当該指示さ
れた副配列を含む例えば２倍分のドツトをアクセスして
いるので、正しく ＥＣＣ処理を行なうことができると
共に所望の副配列を抽出するなどの処理が可能となる。
第１図ないし第３図は夫々本発明が適用される９
回路を表わす。
メモリ・システムにおけるイメージ格納の態様を説明す
る説明図、第４図は本発明に用いられる記憶モジュール
におけるＥＣＣ単位を詩明する説明図、第５図囚Ｆｉ１
ｘｐｑドツト副配列処理（以下１＝０モードという）に
おける記憶モジュールに対する一実施例アクセス単位、
第５図（Ｂ）はｐｘｑドツト副配列処理ｃ以下ｔ＝１モ
ードという）における記憶モジュールに対する一実施例
アクセス単位、第６図は記憶装置に対する一実施例リー
ド／ライト処理構成、第７図は第６図図示のセレクト回
路の一実施例構成を示す。 図中、１はイメージ配列、２は副配列、３はメモリ・シ
ステム、４けアドレス・レジスタ、５はＥＣＣ単位、６
はメモリ・アクセス単位、７Ｆｉ記憶装曾、８はリード
時ラッチ回路、９は左サーキュラ・シフト回路、１０は
ＥＣＣチェック兼エラー訂正回路およびＥＣＣ生成回路
、１１はセレクト回路、１２は分配回路、１３は書込み
時ラッチ回路、１４Ｆｉ右サーキユラ・シフト回路、１
５ないし２０は夫々選択回路、２］−０ないし２４−７
は夫々８→１選択２、 特許出願人 富士通株式会社 代理人弁理士 燐 １） 寛 仲２閤 矛３図
る説明図、第４図は本発明に用いられる記憶モジュール
におけるＥＣＣ単位を詩明する説明図、第５図囚Ｆｉ１
ｘｐｑドツト副配列処理（以下１＝０モードという）に
おける記憶モジュールに対する一実施例アクセス単位、
第５図（Ｂ）はｐｘｑドツト副配列処理ｃ以下ｔ＝１モ
ードという）における記憶モジュールに対する一実施例
アクセス単位、第６図は記憶装置に対する一実施例リー
ド／ライト処理構成、第７図は第６図図示のセレクト回
路の一実施例構成を示す。 図中、１はイメージ配列、２は副配列、３はメモリ・シ
ステム、４けアドレス・レジスタ、５はＥＣＣ単位、６
はメモリ・アクセス単位、７Ｆｉ記憶装曾、８はリード
時ラッチ回路、９は左サーキュラ・シフト回路、１０は
ＥＣＣチェック兼エラー訂正回路およびＥＣＣ生成回路
、１１はセレクト回路、１２は分配回路、１３は書込み
時ラッチ回路、１４Ｆｉ右サーキユラ・シフト回路、１
５ないし２０は夫々選択回路、２］−０ないし２４−７
は夫々８→１選択２、 特許出願人 富士通株式会社 代理人弁理士 燐 １） 寛 仲２閤 矛３図
Claims (1)
- 【特許請求の範囲】 ’ｆｉ、Ｑ、ＲおよびＳを設計パラメータとしてプール
値を有するイメージ点Ｉ（ｓ、ｊ）（但し０≦ｉくＲ−
ｐ９よび０≦ｊ＜５−ｑ）からなるＲ、ｐｘｓ、ｑイメ
ージ配列を記憶することができ、上記イメージ配列の１
×ｐｑまたはｐｘｑの任慧の副配列におけるｐｑ個のイ
メージ点が単一のメモリ・サイクルで読出されまたは誓
込みされるワード編成型ランダム・アクセス・メモリ・
システムであって、該メモリ・システムがＲ８個以上の
イメージ点を異なった記憶位置に記憶し得るｐｑ個の記
憶モジュールで構成され、かつ該各記憶モジ＝−ルが１
つの記憶位置だけを−４にアクセスされる記憶手段とイ
メージ点Ｉ（ｊ−ｊ）についてＭ（ｓ−ｊ）番目の記憶
モジュール中の記憶位置Ａ （ｔッｊ）に対してリード
および／またはライトするだめのアクセス手段とを有す
るメモリ・システムにおいて、上記Ｍ（ｉ ｙ ｊ ）
トＡ （イラｊ）とが夫々 Ｓ （ｓおよび８〆ｐ （ｒ で与えられるときに、 （但し〆は端数を切捨てた商１、夕は剰余）で与えられ
ると共に、ｊ＝０を起膚とする］Ｘｑドツト毎に生成さ
れたＢＣＣ’コードをもち、かつＩＸｋｐｑドツトまた
はｐｘｈｑドツト（但しｋは１より大なる整数）のメモ
リ副配列をＦＣＣ境界をもって上記記憶モジュールに対
してリード／ライ〜トされるよう構成され、上記ＩＸｐ
ｑ’！たはｐｘｑの副配列をもって処理装置における処
理単位としたことを特徴とするイメージ処理用メモリ−
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101495A JPS583194A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理用メモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101495A JPS583194A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理用メモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583194A true JPS583194A (ja) | 1983-01-08 |
Family
ID=14302234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101495A Pending JPS583194A (ja) | 1981-06-30 | 1981-06-30 | イメ−ジ処理用メモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123875A (ja) * | 1984-11-20 | 1986-06-11 | 富士通株式会社 | 半導体記憶装置 |
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
-
1981
- 1981-06-30 JP JP56101495A patent/JPS583194A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123875A (ja) * | 1984-11-20 | 1986-06-11 | 富士通株式会社 | 半導体記憶装置 |
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
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