JPS584401A - 処理制御方式 - Google Patents
処理制御方式Info
- Publication number
- JPS584401A JPS584401A JP10286881A JP10286881A JPS584401A JP S584401 A JPS584401 A JP S584401A JP 10286881 A JP10286881 A JP 10286881A JP 10286881 A JP10286881 A JP 10286881A JP S584401 A JPS584401 A JP S584401A
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- JP
- Japan
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- processing
- main
- processor
- time
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
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- Control By Computers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明祉処理時間を予め設電して複数の処理の多重的な
処ｍ含可能にした処理制御方式に関する。
処ｍ含可能にした処理制御方式に関する。
−欽に、集１１回路の組立て工程等は各Ｓ装置から構ｌ
１ｉｌＩｃされてお９、これらの装置は従来、比較釣部
ｍ能力の為いディジタルコンピュータを用いてそれらの
＠理工程が自動化されていゐ。
１ｉｌＩｃされてお９、これらの装置は従来、比較釣部
ｍ能力の為いディジタルコンピュータを用いてそれらの
＠理工程が自動化されていゐ。
この自動化は組立て工程中の各種襞筐から出される割込
み信号を上記ディジタルコンピュータへ送出し、該コン
ピュータでその割込み要求が受は入れられたときにその
割込み要求を出し九装奮に所足の動作を開始させるよう
に構成されている。
み信号を上記ディジタルコンピュータへ送出し、該コン
ピュータでその割込み要求が受は入れられたときにその
割込み要求を出し九装奮に所足の動作を開始させるよう
に構成されている。
このような割込み手段は一般に複雑な制御となるため、
処理能力の比較的低いコンピュータ例えばマイクロコン
ピュータに取入れるのに社値雑な手段であり過ぎる。こ
のような事情に着Ｉして創案され九のが本発明である。
処理能力の比較的低いコンピュータ例えばマイクロコン
ピュータに取入れるのに社値雑な手段であり過ぎる。こ
のような事情に着Ｉして創案され九のが本発明である。
本発明の目的は髄部Ｗ装置にセットされる処置可能フラ
グに応答して主鵡曹装置により＃＆理完了予足時刻を設
定し、このｌｌ−０ＩＩ来で主部ｌｌ装置が従処理装置
Ｏ処理の完了を知るようＫなし、以ってその制御の簡易
化によりＶイコン勢でも豪数Ｏ処理の多重的制御をなし
得るようＫしえ処理制御方式を提供することＫある。
グに応答して主鵡曹装置により＃＆理完了予足時刻を設
定し、このｌｌ−０ＩＩ来で主部ｌｌ装置が従処理装置
Ｏ処理の完了を知るようＫなし、以ってその制御の簡易
化によりＶイコン勢でも豪数Ｏ処理の多重的制御をなし
得るようＫしえ処理制御方式を提供することＫある。
以下、添付図面を参照しながら、本発明の一笑施例を説
明する。
明する。
第１図は集積回路組立工８に設けられる搬送鋏置ム、ワ
イヤボンダ尋Ｏ処ｍ＠［１１，”１％搬搬送装置管示し
ている。これらの装置は第２図に示すように１従処Ｗ装
置（以下、ＭＰＵと称す）Ｋよって制御され、ＭＰＵは
装置で遂行される各種処置を遂行する。そして、搬送装
置Ｃ用のＭＰＵｔＭＰＵＩで、処理装置Ｂ１用（２）Ｍ
デＵｖｒＭＰＵ２で、処理装置Ｂ２用のＭＰＵｔＭｐυ
３で、搬送装置Ｃ用のＭＰｔＪをＭＰＵ４で示す、これ
らのＭＰＵには、それぞれ処理可能フラグ表示手歇例え
ばレジスＪＢ、４＃５．６及びＪ６１１兜了７ラグ表示
手いる。
イヤボンダ尋Ｏ処ｍ＠［１１，”１％搬搬送装置管示し
ている。これらの装置は第２図に示すように１従処Ｗ装
置（以下、ＭＰＵと称す）Ｋよって制御され、ＭＰＵは
装置で遂行される各種処置を遂行する。そして、搬送装
置Ｃ用のＭＰＵｔＭＰＵＩで、処理装置Ｂ１用（２）Ｍ
デＵｖｒＭＰＵ２で、処理装置Ｂ２用のＭＰＵｔＭｐυ
３で、搬送装置Ｃ用のＭＰｔＪをＭＰＵ４で示す、これ
らのＭＰＵには、それぞれ処理可能フラグ表示手歇例え
ばレジスＪＢ、４＃５．６及びＪ６１１兜了７ラグ表示
手いる。
これらのＭＰＵは主部ｍ装［１１によりて制御される。
１２は主部環装９１１の中央部ｍ装置ＣＰυで１ｆｉ、
ｉａは処ｌｌ費求フラグテーブルで、これはＣＰＵ１２
のｌｌｌ１ｌの下に参照され、彼達すゐように予め割轟
てもれた各処理のための優先順位を拠定するのに用いら
れる。１４はタイマで、例えばカウンタの減算又は加算
着しくに一通シ終了するＯＫ所足時間を費やすプログラ
ムの回数で計時するような手段で形成されてもよい。タ
イ１１４はＩＪ＆理に必要な数だけ般社られる。
ｉａは処ｌｌ費求フラグテーブルで、これはＣＰＵ１２
のｌｌｌ１ｌの下に参照され、彼達すゐように予め割轟
てもれた各処理のための優先順位を拠定するのに用いら
れる。１４はタイマで、例えばカウンタの減算又は加算
着しくに一通シ終了するＯＫ所足時間を費やすプログラ
ムの回数で計時するような手段で形成されてもよい。タ
イ１１４はＩＪ＆理に必要な数だけ般社られる。
上述した優先順位は上記装置構成では次のようになって
いる。
いる。
優先順位 処 理 種 別
１ 搬送装置ムから物の送出
２ 処ｓｉ装置Ｂ２から物の取出し３ 処理装
置ｉ１１かも物の取出し４ 処１１ｉ＊ｆｌＢ１か
ら物の要求５ＩＩ＆珊装置ＩＩ２から物のＩＮ求 これらの優先順位を表わす処ｉｉｔ＊求フッグの各々は
装置が当該要求を出してからそＯｉＩ置が所属する１Ｉ
ＩＰＵを介して主部ｉ＊装置１１のテーブル１３の対応
する位置にセ゛ットされるよう構成されている。
置ｉ１１かも物の取出し４ 処１１ｉ＊ｆｌＢ１か
ら物の要求５ＩＩ＆珊装置ＩＩ２から物のＩＮ求 これらの優先順位を表わす処ｉｉｔ＊求フッグの各々は
装置が当該要求を出してからそＯｉＩ置が所属する１Ｉ
ＩＰＵを介して主部ｉ＊装置１１のテーブル１３の対応
する位置にセ゛ットされるよう構成されている。
上述し九構成装置の動作を説−する。
上述した装置系が動作し始めて搬送装置ムから搬送装置
Ｃへ向けて、物が流れ作業的に順次に移動されていると
する。
Ｃへ向けて、物が流れ作業的に順次に移動されていると
する。
この状部において、例えば、Ｊｌ＆ｌｌ装置１□ 勢の
ためのＭＰＵ３が処理要求を出してこれが主処理装置１
１のテーブルの所定位ＩＫセットされる、即ち処ｍ豐求
フラグがテーブル１３内にセットされると共にＭＰＵ３
のレジスタ＠に＆Ｗｉ可能フラグをセットする。このと
き、テーブル１３には上述したフラグのみではなくそ０
４１１１０７ラク４セツトされていること４ある。
ためのＭＰＵ３が処理要求を出してこれが主処理装置１
１のテーブルの所定位ＩＫセットされる、即ち処ｍ豐求
フラグがテーブル１３内にセットされると共にＭＰＵ３
のレジスタ＠に＆Ｗｉ可能フラグをセットする。このと
き、テーブル１３には上述したフラグのみではなくそ０
４１１１０７ラク４セツトされていること４ある。
主処理装置１１はテーブル１３をチェックしつ−Ｍ１’
Ｕ３が優先権を与えられ、ｉＩ雁費が−わって来て、然
も所定の順序で各レジスター、４，５゜６をチェックし
てレジスタ５に部層可能フラグがセットされていること
を見出したとき、主部ｍ装置１１からＭＰＵ３に対し４
６１１１１始を指示すると共に１そＯ処理完了予定時刻
をタイマ１４にセッシして他の旭１１についての上述し
九と同様の制御へ移行すゐ。
Ｕ３が優先権を与えられ、ｉＩ雁費が−わって来て、然
も所定の順序で各レジスター、４，５゜６をチェックし
てレジスタ５に部層可能フラグがセットされていること
を見出したとき、主部ｍ装置１１からＭＰＵ３に対し４
６１１１１始を指示すると共に１そＯ処理完了予定時刻
をタイマ１４にセッシして他の旭１１についての上述し
九と同様の制御へ移行すゐ。
このような制御へ入っても主処理装置１１ｔｉタイマ１
４に処理完了予定時刻が到来しているか否を調べ為。こ
の時１１４社装置の種類によって処理完了より少し前Ｋ
１１ｌ来することもあれば、完全な処理完了で胸来する
とと屯ある。
４に処理完了予定時刻が到来しているか否を調べ為。こ
の時１１４社装置の種類によって処理完了より少し前Ｋ
１１ｌ来することもあれば、完全な処理完了で胸来する
とと屯ある。
一方、装置（例えば旭ｍ装置ｍ２）はその処理艷了時に
ルジスターに処理完了フラグをセットすると共に必要な
情報例えばその装置が処ｍ装置の何号機であるかを表わ
す情報の主部ｍ装置１１へＯ転送準備を整える。
ルジスターに処理完了フラグをセットすると共に必要な
情報例えばその装置が処ｍ装置の何号機であるかを表わ
す情報の主部ｍ装置１１へＯ転送準備を整える。
他方、レジスタ３．４．５．６が所定ｏｐ序でチェック
されると同様、レジスタ７ 、８ 、９．１０を主４６
１ｍｍ！置１１によって所定の順序でチェックされてい
る。
されると同様、レジスタ７ 、８ 、９．１０を主４６
１ｍｍ！置１１によって所定の順序でチェックされてい
る。
上記設例のように、魁■兜了予定時刻の到来瞳に、上述
の如勤処褒完了フラグがレジメＪＩＫセットされている
ことに応答して七Ｏ甑Ｉｌｋか先に費求し要処理の完了
をその制御系に確立する。この時＃Ｉまでには処理可能
フラグ及び処理完了フラグはリセットされる。
の如勤処褒完了フラグがレジメＪＩＫセットされている
ことに応答して七Ｏ甑Ｉｌｋか先に費求し要処理の完了
をその制御系に確立する。この時＃Ｉまでには処理可能
フラグ及び処理完了フラグはリセットされる。
上述し九ような動作紘各装置Ｏ処ｉｍ＊に生ぜしめられ
、各装置の処理は主部曹装置１１によって多重的に進行
させられ、それらＯＩＩ＆腫は従来の割込み方式と同等
Ｋ１１ｌりなく遂行され得る。
、各装置の処理は主部曹装置１１によって多重的に進行
させられ、それらＯＩＩ＆腫は従来の割込み方式と同等
Ｋ１１ｌりなく遂行され得る。
上記実施例は集積回路の組立て工程中ＫＷｋけられる各
種装置のＪ＆理制御について説明し九が、その他の装置
群の制御に用い得るものであることは当業者の容易Ｋｌ
ｌ解され得るところである。管九、上述の処Ｓ兜了予定
時刻控上述Ｏような一定し九時刻ではなく、処ｍｓ境Ｏ
変化に伴ってこれを適正なる時刻に変更しうるようＫ１
１１成しうる４０である。ｔえ、時刻を経過時間として
もよい一１以上の説明から明らかなように、本発明によ
れば、次のような効果が得られる。
種装置のＪ＆理制御について説明し九が、その他の装置
群の制御に用い得るものであることは当業者の容易Ｋｌ
ｌ解され得るところである。管九、上述の処Ｓ兜了予定
時刻控上述Ｏような一定し九時刻ではなく、処ｍｓ境Ｏ
変化に伴ってこれを適正なる時刻に変更しうるようＫ１
１１成しうる４０である。ｔえ、時刻を経過時間として
もよい一１以上の説明から明らかなように、本発明によ
れば、次のような効果が得られる。
■、多重処理の簡易化を違威しうる。
（２） ［つて、処理能力の低い情報部ｍ装置に４、
割込み機能と同等の多重処ｍ機能を持たせうる。
割込み機能と同等の多重処ｍ機能を持たせうる。
■ このような機能の実現は比較的に少ないハードウェ
ア、シフトウェアで達成し得、コスト的有利性が得られ
ゐ尋である。
ア、シフトウェアで達成し得、コスト的有利性が得られ
ゐ尋である。
４、 １１１１０簡単なＷｉＬ明
＃１１−は集積回路の組立工程中ＫＷ＆けられる各Ｉｌ
ｌ装置を示す自、第２図は王感理装置と質部層装置の構
成を示す図である。
ｌ装置を示す自、第２図は王感理装置と質部層装置の構
成を示す図である。
図中、１ｌＦｉ王処Ｓ＊置、ＭＰＵＩ、−ＭＰＵ４は髄
部１１！Ｉ置、３・・・６は処理可能フラグ表示手段、
７・・・９は処理完了フラグ表示手段、１３はテーブル
、１４はタイマであゐ。
部１１！Ｉ置、３・・・６は処理可能フラグ表示手段、
７・・・９は処理完了フラグ表示手段、１３はテーブル
、１４はタイマであゐ。
特許出―人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 １）主処理装置により髄部ｍ装置の旭ｌを制御する処Ｓ
制御方式において、上記ｖｌ旭１髄置によってセラ→さ
れる処理可能フラグに応答して上記主処理装置により上
記髄部ｌ装置に処■を開始させると同時に処理完了予定
時刻をセットした後、上記主部ｍ装置と上記髄部１ｉｉ
ｉ置との接続を一旦切離し、上記主ｍｍ装置によ）上記
処理完了予定時刻の到来を真べ−）＼、その到来時に、
上記髄部ｍａｔによってセットされるＪ６１１完了７ツ
グに応答して再び上記主処理装置によゐ上記従処理装置
の制御に入らしめるようにしたことを特徴とする処理制
御方式。 ２）上記髄部ｍＩ装置が複数あ〉、シかも髄部＊ａ装置
はＩＩ数の処理を行い、これら梠環に予め決められた優
先順位が与えられ、上記ｍｓｗＪ＊フラグを上記優先順
位に従って−ベ、その優先権が与えられ要処理を上記従
処理装置によシ遂行させるようにし九ことを特徴とする
特許請求の範１！１１１１項記載Ｏ処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286881A JPS584401A (ja) | 1981-06-30 | 1981-06-30 | 処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286881A JPS584401A (ja) | 1981-06-30 | 1981-06-30 | 処理制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584401A true JPS584401A (ja) | 1983-01-11 |
| JPS6150325B2 JPS6150325B2 (ja) | 1986-11-04 |
Family
ID=14338877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286881A Granted JPS584401A (ja) | 1981-06-30 | 1981-06-30 | 処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246405A (ja) * | 1984-05-02 | 1985-12-06 | Mitsubishi Electric Corp | シ−ケンス処理方式 |
-
1981
- 1981-06-30 JP JP10286881A patent/JPS584401A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246405A (ja) * | 1984-05-02 | 1985-12-06 | Mitsubishi Electric Corp | シ−ケンス処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150325B2 (ja) | 1986-11-04 |
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