JPS5846442A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS5846442A JPS5846442A JP56144872A JP14487281A JPS5846442A JP S5846442 A JPS5846442 A JP S5846442A JP 56144872 A JP56144872 A JP 56144872A JP 14487281 A JP14487281 A JP 14487281A JP S5846442 A JPS5846442 A JP S5846442A
- Authority
- JP
- Japan
- Prior art keywords
- jump
- instruction
- output
- program
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマイク「１プ１」レツリ゛を用いたインタプ
リタ方式のプ「１グラマ１ル・」ンｌ−ｒｌ −’７に
関し、特に、ジＶンブ処理を高速にｔｉなえるＪ、うに
する技術に関する。
リタ方式のプ「１グラマ１ル・」ンｌ−ｒｌ −’７に
関し、特に、ジＶンブ処理を高速にｔｉなえるＪ、うに
する技術に関する。
従来のインタプリタ６式のブ１−１グラマプル・二１ン
１〜〇−ラは第１図のように構成されている。ニーザブ
［Ｊグラムメモリ１に格納されたシークンス制御プログ
ラムの各命令を順次読出して解読実行する動作はマイク
ロブＵＪ ｔツサ（ＣＰ ＬＪ ）にＪ： −１でイン
タプリタ方式で行なわれる。つまり、ＣＰＵ２はＲＯＭ
３に格納されたシステムプ１コグラム（インタプリタプ
ログラム）を実行することにより、ＲＡＭ４を制御用の
可変データの一時記憶エリアとして使いながら、ユーザ
プログラムメモリ１をアドレッシングするプ［１グラム
カウンタ５を制御し、これによってユーザプログラムメ
モリ１から１詔ずつ命令レジスタ６に命令を読出し、命
令レジスタ６に読出されたコーーザ命令の内の命令二１
−ドのみをグー１〜７を介し−ｒｃＰＵ２内に取込み、
これを解読する。また、命令レジスタ６に読出されたユ
ーザ命令の内の入出力アドレスは入出カメモリ８に印加
されてこれをアドレッシングする。入出カメモリ８は、
入出力回路９に印加される外部人力おにび入出ツノ回路
９から出力Ｊる外部出力のバラ−ノアメモリであって、
ユーザプログラムを一巡実行覆る毎に、最新の外部入力
状態を入出力回路９から入出カメモリ８に取込むととも
に、］−り７７１日グラの実行により更新された入出力
メモ」ノ８中の出力データを入出力回路９に転送して外
部出力と覆る、いわゆる入出力更新動作が行なわれる。
１〜〇−ラは第１図のように構成されている。ニーザブ
［Ｊグラムメモリ１に格納されたシークンス制御プログ
ラムの各命令を順次読出して解読実行する動作はマイク
ロブＵＪ ｔツサ（ＣＰ ＬＪ ）にＪ： −１でイン
タプリタ方式で行なわれる。つまり、ＣＰＵ２はＲＯＭ
３に格納されたシステムプ１コグラム（インタプリタプ
ログラム）を実行することにより、ＲＡＭ４を制御用の
可変データの一時記憶エリアとして使いながら、ユーザ
プログラムメモリ１をアドレッシングするプ［１グラム
カウンタ５を制御し、これによってユーザプログラムメ
モリ１から１詔ずつ命令レジスタ６に命令を読出し、命
令レジスタ６に読出されたコーーザ命令の内の命令二１
−ドのみをグー１〜７を介し−ｒｃＰＵ２内に取込み、
これを解読する。また、命令レジスタ６に読出されたユ
ーザ命令の内の入出力アドレスは入出カメモリ８に印加
されてこれをアドレッシングする。入出カメモリ８は、
入出力回路９に印加される外部人力おにび入出ツノ回路
９から出力Ｊる外部出力のバラ−ノアメモリであって、
ユーザプログラムを一巡実行覆る毎に、最新の外部入力
状態を入出力回路９から入出カメモリ８に取込むととも
に、］−り７７１日グラの実行により更新された入出力
メモ」ノ８中の出力データを入出力回路９に転送して外
部出力と覆る、いわゆる入出力更新動作が行なわれる。
ＣＰ Ｕ ２では、グー１〜７を介して取込まれた命令
コードを解読し、入出カメモリ８から読出される入出力
データにＵづいて論１！ｆ！演綽を行なうとどもに、そ
の演綽結采を入出カメモリ８に出込むという、良く知ら
れたプログラム実行動作を行なう。
コードを解読し、入出カメモリ８から読出される入出力
データにＵづいて論１！ｆ！演綽を行なうとどもに、そ
の演綽結采を入出カメモリ８に出込むという、良く知ら
れたプログラム実行動作を行なう。
これにより外部入力信号と外部出力信号との関係におい
°て、ユーザプログラムに゛Ｃ規定されたシーケンス制
御状態が作り出される訳である。
°て、ユーザプログラムに゛Ｃ規定されたシーケンス制
御状態が作り出される訳である。
次に、この種の従来のブ「１グランプル・」ン］−口−
ラにお（づるジャンプ処理つい−Ｃ説明する。第２図は
ラダーダイヤグラムの形式で表しＩこユーザ“プログラ
ムのジトンフ”命令を含む部分の一例である。この例で
は、ジャンプ命令（ＪＭＰ）とジャンプエンド命令ＬＪ
ＭＥ）との間にタイマ命令（ＴＩＭ）おにびカウンタ命
令（ＣＮＴ）が挾シｌ、れており、ジャンプ命令の実行
未着である入出力データＳ１が“０“である場合、上記
タイマ命令どノノウンタ命令は無視され（ノーオペレー
ションとなる）、入出力データＳ１がｌｉ １１１のど
き上記タイマ命令およびカウンタ命令が通常どうり実行
されるのである。このジャンプ命令を実（１するために
従来は、ＣＰＵ２によって実行されるシステムプログラ
ムは第３図のノローヂト−１〜のＪ、うに構成されてい
た。最初のステップ１００でグー（〜７を介して命令コ
ードを読込み、ＣＰ Ｕ ２内のインデックスレジスタ
にストアする。次のステップ１０１でＲ０Ｍ３の処理ル
ーチン表を引き、上記インデックスレジスタに読込Ｉυ
だ命令コードに対応した処理ルーチンの先頭アドレスを
読取り、このアドレスを」１記インデックスレジスタに
ストアＪる。次のスフツブ１０２で、インデックスレジ
スタにス１ヘアしたアドレスにジャンプしてその処理ル
ーチンを実行覆る。ステップ１０３として示Ｊ−のはジ
ャンプ命令の処理ルーチンであり、まずジＡ・ンプ命令
の実行条件であるＣＰＵ２内のアキコームレータの論理
状態（第２図の例（・・は入出力データＳ１の論理状態
に同じ）をチェックし、条（’ｌが成立していれば（Ｓ
１＝”Ｏ’″）、ステップ１０５でＲＡＭ７１に設定さ
れているジャンプ状態フラグＪＣをセットし、次のステ
ップ１０６でプログラムカウンタ５を歩進し、最初のス
ラーツブ１００に戻る。またステップ１０４でジャンプ
条ｆ′１が成立していな【プれば、ステップ１１５で上
記ジャンプ条件フラグＪＣをリセツ１−シてステップ１
０６に進む。ステップ１０７はジャンプエンド命令の処
理ルーチンである。この命令処理は、まず５− ステップ１０８で−１−１記ジヤンプ状態フラグＪ Ｃ
をリセットし、次のステップ１０９て・プログラムカウ
ンタ５を歩進し、最初のステップ１００に戻るものであ
る。その他の各種のシーケンス命令の処理ループ−ンは
ステップ１１０として示している。
ラにお（づるジャンプ処理つい−Ｃ説明する。第２図は
ラダーダイヤグラムの形式で表しＩこユーザ“プログラ
ムのジトンフ”命令を含む部分の一例である。この例で
は、ジャンプ命令（ＪＭＰ）とジャンプエンド命令ＬＪ
ＭＥ）との間にタイマ命令（ＴＩＭ）おにびカウンタ命
令（ＣＮＴ）が挾シｌ、れており、ジャンプ命令の実行
未着である入出力データＳ１が“０“である場合、上記
タイマ命令どノノウンタ命令は無視され（ノーオペレー
ションとなる）、入出力データＳ１がｌｉ １１１のど
き上記タイマ命令およびカウンタ命令が通常どうり実行
されるのである。このジャンプ命令を実（１するために
従来は、ＣＰＵ２によって実行されるシステムプログラ
ムは第３図のノローヂト−１〜のＪ、うに構成されてい
た。最初のステップ１００でグー（〜７を介して命令コ
ードを読込み、ＣＰ Ｕ ２内のインデックスレジスタ
にストアする。次のステップ１０１でＲ０Ｍ３の処理ル
ーチン表を引き、上記インデックスレジスタに読込Ｉυ
だ命令コードに対応した処理ルーチンの先頭アドレスを
読取り、このアドレスを」１記インデックスレジスタに
ストアＪる。次のスフツブ１０２で、インデックスレジ
スタにス１ヘアしたアドレスにジャンプしてその処理ル
ーチンを実行覆る。ステップ１０３として示Ｊ−のはジ
ャンプ命令の処理ルーチンであり、まずジＡ・ンプ命令
の実行条件であるＣＰＵ２内のアキコームレータの論理
状態（第２図の例（・・は入出力データＳ１の論理状態
に同じ）をチェックし、条（’ｌが成立していれば（Ｓ
１＝”Ｏ’″）、ステップ１０５でＲＡＭ７１に設定さ
れているジャンプ状態フラグＪＣをセットし、次のステ
ップ１０６でプログラムカウンタ５を歩進し、最初のス
ラーツブ１００に戻る。またステップ１０４でジャンプ
条ｆ′１が成立していな【プれば、ステップ１１５で上
記ジャンプ条件フラグＪＣをリセツ１−シてステップ１
０６に進む。ステップ１０７はジャンプエンド命令の処
理ルーチンである。この命令処理は、まず５− ステップ１０８で−１−１記ジヤンプ状態フラグＪ Ｃ
をリセットし、次のステップ１０９て・プログラムカウ
ンタ５を歩進し、最初のステップ１００に戻るものであ
る。その他の各種のシーケンス命令の処理ループ−ンは
ステップ１１０として示している。
シーケンス命令の処理に際しては、まず最初のステップ
１１１で上記ジャンプ条件フラグＪＣを読取り、次のス
テップ１１１で上記フラグがセットされているかりゼッ
１〜されているかを判定し、セットされている場合ステ
ップ１１３でプログラムカウンタ５を歩進し最初のステ
ップ１００に戻るゎずなわちジャンプ中であればその命
令についての処理は行なわずに次の命令に進む。ステッ
プ１１２にてジャンプ中でないことが検出されたときに
のみ、ステップ１１４で各命令の処理を実行する（実行
終了後にプログラムカウンタ５を更新することを含む）
。そして最初のステップ１００に戻る。
１１１で上記ジャンプ条件フラグＪＣを読取り、次のス
テップ１１１で上記フラグがセットされているかりゼッ
１〜されているかを判定し、セットされている場合ステ
ップ１１３でプログラムカウンタ５を歩進し最初のステ
ップ１００に戻るゎずなわちジャンプ中であればその命
令についての処理は行なわずに次の命令に進む。ステッ
プ１１２にてジャンプ中でないことが検出されたときに
のみ、ステップ１１４で各命令の処理を実行する（実行
終了後にプログラムカウンタ５を更新することを含む）
。そして最初のステップ１００に戻る。
上記のように、従来のブ［］グラマプル・二］ンｌ−ロ
ーうでは、ジャンプ命令およびジャンプエンド６− 命令の解析もＣＰＵ２で行なっているというだ【プでな
（、通常のシーケンス命令を処理する際に、イれがジト
ンプ命令に関係した命令であるか否かに−切かかわりな
く、全ての命令解析時にまずジャンプ状態フラグをチェ
ックするという処理（上記ステップ１１１と１１２）が
行われでいる。そのため、ぞの分だｔｊ命令の解析実行
時間が不必要に艮くなっており、これはニーザブ１コグ
ラムの実行り゛イタルを短縮づ−る而での不利な要因と
なってい ｌこ 。
ーうでは、ジャンプ命令およびジャンプエンド６− 命令の解析もＣＰＵ２で行なっているというだ【プでな
（、通常のシーケンス命令を処理する際に、イれがジト
ンプ命令に関係した命令であるか否かに−切かかわりな
く、全ての命令解析時にまずジャンプ状態フラグをチェ
ックするという処理（上記ステップ１１１と１１２）が
行われでいる。そのため、ぞの分だｔｊ命令の解析実行
時間が不必要に艮くなっており、これはニーザブ１コグ
ラムの実行り゛イタルを短縮づ−る而での不利な要因と
なってい ｌこ 。
この発明は上述した従来の問題点に鑑みなされたもので
あり、イの目的は、ジャンプ命令の処理に要Ｊる時間を
最小限にし、もってユーザ１０グラムの実行サイクルを
短縮できるようにしたイン９１９９６式のプ［１グラン
プル・コントローラを提供することにある。
あり、イの目的は、ジャンプ命令の処理に要Ｊる時間を
最小限にし、もってユーザ１０グラムの実行サイクルを
短縮できるようにしたイン９１９９６式のプ［１グラン
プル・コントローラを提供することにある。
以下、この発明の実施例を図面に基づいＣ詳細に説明す
る。
る。
第４図はこの発明によるプログラマブル・コントローラ
の一実施例を示すブロック図であり、第１図の従来のも
のと共通ないし対応でる部分には同一符号を伺し、同一
構成部分についてのＭ２明（Ｊ略し、本発明による新規
４１部分つい−ＣのみｇＲ明り゛る。
の一実施例を示すブロック図であり、第１図の従来のも
のと共通ないし対応でる部分には同一符号を伺し、同一
構成部分についてのＭ２明（Ｊ略し、本発明による新規
４１部分つい−ＣのみｇＲ明り゛る。
この発明に係るプ「１グラマプル・二１ンｌ−ｎ−うで
は、ニーリフプログラムメモリ１から命令レジスタ６に
読出されたユーザ命令の内の命令＝＋−ドを入力とし、
その命令コードがジャンプ命令およびジャンプエンド命
令であったときこれを検出りるデコーダ１０ど、このデ
コーダ１０からジャンプ命令検出信号ＪＭＰが出力され
ｌｃとぎ、イのジトンプ命令の実行条件の成否を示７４
ＣＰ Ｕ ２のアギコームレータＡＣＣの出力論坤状態
に応じてレットまたはリセットされ、かつ上記デコーダ
１０からジャンプＪンド命令検出信号Ｊ Ｍ Ｆが出力
されたときリセッ］・されるジ１ノンブ状態ノリツブフ
ロップ１１とを設け、このジャンプ状態ノリツブフロッ
プ１１の出力信＠Ｑを命令」−ドの一部としてグー１〜
７を介してＣＰＵ２に取込んで（解読実行することによ
り、ジ１シンブ処理を行なうように構成している。なお
、上記デコーダ１０はＣＰＵ２からのタイミング信号を
受＋１で所定のタイミングで解読動作を行なう。
は、ニーリフプログラムメモリ１から命令レジスタ６に
読出されたユーザ命令の内の命令＝＋−ドを入力とし、
その命令コードがジャンプ命令およびジャンプエンド命
令であったときこれを検出りるデコーダ１０ど、このデ
コーダ１０からジャンプ命令検出信号ＪＭＰが出力され
ｌｃとぎ、イのジトンプ命令の実行条件の成否を示７４
ＣＰ Ｕ ２のアギコームレータＡＣＣの出力論坤状態
に応じてレットまたはリセットされ、かつ上記デコーダ
１０からジャンプＪンド命令検出信号Ｊ Ｍ Ｆが出力
されたときリセッ］・されるジ１ノンブ状態ノリツブフ
ロップ１１とを設け、このジャンプ状態ノリツブフロッ
プ１１の出力信＠Ｑを命令」−ドの一部としてグー１〜
７を介してＣＰＵ２に取込んで（解読実行することによ
り、ジ１シンブ処理を行なうように構成している。なお
、上記デコーダ１０はＣＰＵ２からのタイミング信号を
受＋１で所定のタイミングで解読動作を行なう。
このように、ジャンプ命令とジャンプエンド命令につい
てはＣＰＵ２がこれを解読するのではなく、デコーダ１
０によって行ない、しかもＣＰＵ２のアギコームレータ
ＡＣＣの出力に基づいてユーザプログラムメモリ１から
ジャンプ命令が読出されたとぎ、そのジャンプ命令の実
行条件の成否がＣＰＵ２を介すことなく自動的にジャン
プ状態フリップフロップ１１に記憶される。そしてＣＰ
Ｕ２でｉよ、命令レジスタ６からの命令］−ドどともに
ジ１１ンブ状態フリップフロップ１１の出力Ｑをゲート
７を介して取込み、出力Ｑが所定の論理状態にあるとき
のみ通常の命令処理ルーチンを実行し、出力Ｑが他方の
状態にあるどきにＩａジャンプ処理を行なう。第５図に
は本発明におけるＣＰｌ」２によって実行されるシステ
１１プログラムの概要を示している。第５図にお番フる
ステップ１００゜１０１．１０２は第３図の従来のもの
の処理スア９− ツブと全く同じである。つまり、グーｉ〜７を介して取
込んだ命令コード（ジトンプ状態フリップ７０ツブ１１
の出力Ｑを含む）に１４づいて処理ルーチン表を引き、
対応する各処理ルーチンの先頭アドレスをインデックス
レジスタにスＩ・アし、イのルーチンを実行することに
なる。この発明においては、］二２処理ルーチン表は、
ジャンプ状態フリップフロップ１１の出力Ｑの論理状態
に応じて２系統に分かれる。すなわら、命令レジスタ６
から読取った命令二１−ドが例えばＡ Ｎ ｌ）命令で
あっても、それに付加された上記出力Ｑの論］！ｌ！状
態に応じて処理ルーチンが分かれる。第５図においてス
テップ２００側はジャンプ状態フリップフ１」ツブ１１
の出ツノＱが１″である（ジャンプ中）Ｍ合の処理ルー
チンで、この場合はステップ２０１で単にプログラムカ
ウンタ５を更新して最初のステップ１００に戻る。ステ
ップ２０２側はジャンプ状態ノリツブフロップ１１の出
力Ｑが’ ０ ”である（ジ１１ンプ中て−ない）場合
の処理ルーチンで、この場合はステップ２０３で通常ど
うり各命令の１０− 処理を実行しくプログラムカウンタ５の更新も含む）、
最初のスデップ１００に戻る。
てはＣＰＵ２がこれを解読するのではなく、デコーダ１
０によって行ない、しかもＣＰＵ２のアギコームレータ
ＡＣＣの出力に基づいてユーザプログラムメモリ１から
ジャンプ命令が読出されたとぎ、そのジャンプ命令の実
行条件の成否がＣＰＵ２を介すことなく自動的にジャン
プ状態フリップフロップ１１に記憶される。そしてＣＰ
Ｕ２でｉよ、命令レジスタ６からの命令］−ドどともに
ジ１１ンブ状態フリップフロップ１１の出力Ｑをゲート
７を介して取込み、出力Ｑが所定の論理状態にあるとき
のみ通常の命令処理ルーチンを実行し、出力Ｑが他方の
状態にあるどきにＩａジャンプ処理を行なう。第５図に
は本発明におけるＣＰｌ」２によって実行されるシステ
１１プログラムの概要を示している。第５図にお番フる
ステップ１００゜１０１．１０２は第３図の従来のもの
の処理スア９− ツブと全く同じである。つまり、グーｉ〜７を介して取
込んだ命令コード（ジトンプ状態フリップ７０ツブ１１
の出力Ｑを含む）に１４づいて処理ルーチン表を引き、
対応する各処理ルーチンの先頭アドレスをインデックス
レジスタにスＩ・アし、イのルーチンを実行することに
なる。この発明においては、］二２処理ルーチン表は、
ジャンプ状態フリップフロップ１１の出力Ｑの論理状態
に応じて２系統に分かれる。すなわら、命令レジスタ６
から読取った命令二１−ドが例えばＡ Ｎ ｌ）命令で
あっても、それに付加された上記出力Ｑの論］！ｌ！状
態に応じて処理ルーチンが分かれる。第５図においてス
テップ２００側はジャンプ状態フリップフ１」ツブ１１
の出ツノＱが１″である（ジャンプ中）Ｍ合の処理ルー
チンで、この場合はステップ２０１で単にプログラムカ
ウンタ５を更新して最初のステップ１００に戻る。ステ
ップ２０２側はジャンプ状態ノリツブフロップ１１の出
力Ｑが’ ０ ”である（ジ１１ンプ中て−ない）場合
の処理ルーチンで、この場合はステップ２０３で通常ど
うり各命令の１０− 処理を実行しくプログラムカウンタ５の更新も含む）、
最初のスデップ１００に戻る。
以上訂細に説明したように、この発明に係るインタプリ
タ方式のプロゲランプル・コント［１−ラにおいて【ま
、ユーザ“プログラマブルりから読出された命令がジャ
ンプ命令およびジャンプエンド命令であるときこれを検
出づるデコーダと、このデコーダからジトンブ命令検出
信号が出力されたとぎ、イのジャンプ命令の実行条件の
成否を示ず上記マイクロプロセッサのアキコームレータ
の出）ｊ論理状態に応じてレッ１〜またはりヒツトされ
、かつ上記デ」−ダからジトンプエンド命令検出信号が
出力されたとぎり廿ツ１〜されるジャンプ状態フリップ
７０ツブとを設け、このジャンプ状態フリップフ１」ツ
ブの出力信号をユーリ゛命令の一部として上ｍｌｌマイ
クロプロセラ４ノ取込んで解読実行づることににす、ジ
ャンプ命令を行なうように構成したので、マイクロプロ
セッサ側ではジャンプ命令おにびジャンプエンド命令の
解析処理を行なわなくてし済み、また特に、その他のシ
ーグンス命令の処理ルーチン中におい−（従来のように
ジトンプ状態フラグを必ずチェック覆る処理が手並とな
り、その分だ【プ各ユーザ命令の解析実行時間が短縮さ
れ、全体としてのニー１ｆプログラムの実行サイクルを
短縮覆ることができる。
タ方式のプロゲランプル・コント［１−ラにおいて【ま
、ユーザ“プログラマブルりから読出された命令がジャ
ンプ命令およびジャンプエンド命令であるときこれを検
出づるデコーダと、このデコーダからジトンブ命令検出
信号が出力されたとぎ、イのジャンプ命令の実行条件の
成否を示ず上記マイクロプロセッサのアキコームレータ
の出）ｊ論理状態に応じてレッ１〜またはりヒツトされ
、かつ上記デ」−ダからジトンプエンド命令検出信号が
出力されたとぎり廿ツ１〜されるジャンプ状態フリップ
７０ツブとを設け、このジャンプ状態フリップフ１」ツ
ブの出力信号をユーリ゛命令の一部として上ｍｌｌマイ
クロプロセラ４ノ取込んで解読実行づることににす、ジ
ャンプ命令を行なうように構成したので、マイクロプロ
セッサ側ではジャンプ命令おにびジャンプエンド命令の
解析処理を行なわなくてし済み、また特に、その他のシ
ーグンス命令の処理ルーチン中におい−（従来のように
ジトンプ状態フラグを必ずチェック覆る処理が手並とな
り、その分だ【プ各ユーザ命令の解析実行時間が短縮さ
れ、全体としてのニー１ｆプログラムの実行サイクルを
短縮覆ることができる。
第１図は従来のインタプリタ方式の１［１グラマプル・
コントローラのブロック図、第２図はラダーダイヤグラ
ム形式で示したジャンプ命令およびジャンプエンド命令
を含んだユーザプログラムの一例を示す図、第３図は第
１図に示したプログラマブル・コントローラにお４−す
るＣＰＵにＪ：り実行されるシステムブ［１グラムのフ
ローチャーｉ〜、第４図はこの発明に係るプログラマブ
ル・」ン１〜ローラのブ［］ツク図、第５図は第４図の
１［１グラマプル・コン１〜ローラにおけるＣＰＵにに
つて実行されるシスデムプログラムのフローチャー１−
である。 １・・・・・・・・・ニー−１プログラムメーしり２・
・・・・・・・・ＣＰＵ （マイクロプロセッサー）５
・・・・・・・・・プログラムカウンタ６・・・・・・
・・・命令レジスタ ７・・・・・・・・・グー１〜 １０・・・・・・デコーダ １１・・・・・・ジャンプ状態ノリツブノロツブ特許出
願人 立石電機株式会社 ＝１３−
コントローラのブロック図、第２図はラダーダイヤグラ
ム形式で示したジャンプ命令およびジャンプエンド命令
を含んだユーザプログラムの一例を示す図、第３図は第
１図に示したプログラマブル・コントローラにお４−す
るＣＰＵにＪ：り実行されるシステムブ［１グラムのフ
ローチャーｉ〜、第４図はこの発明に係るプログラマブ
ル・」ン１〜ローラのブ［］ツク図、第５図は第４図の
１［１グラマプル・コン１〜ローラにおけるＣＰＵにに
つて実行されるシスデムプログラムのフローチャー１−
である。 １・・・・・・・・・ニー−１プログラムメーしり２・
・・・・・・・・ＣＰＵ （マイクロプロセッサー）５
・・・・・・・・・プログラムカウンタ６・・・・・・
・・・命令レジスタ ７・・・・・・・・・グー１〜 １０・・・・・・デコーダ １１・・・・・・ジャンプ状態ノリツブノロツブ特許出
願人 立石電機株式会社 ＝１３−
Claims (1)
- （１） ニー１ｆプログラムメモリに格納されたシーク
ンス制御プログラムの各命令を順次読出し、マイクロプ
ロセッサによってインタプリタ方式で解読実行するプ［
」グラマプル・コントローラにおいて、ユーザプログラ
ムメモリから読出された命令がジャンプ命令およびジャ
ンプエンド命令であるときこれを検出するデコーダと、
このデ」−ダからジャンプ命令検出信号が出力されたと
き、そのジャンプ命令の実行条ｆ−１の成否を示ず上記
マイクロプロセッサのアキコームレータの出力論理状態
に応じてセットまたはリセッ］〜され、かつ上記デコー
ダからジャンプエンド命令検出信口が出力されたときリ
セットされるジＡ１ンプ状態フリップフロップとを設け
、このジャンプ状態ノリツブフロップの出力信号をユー
ザ命令の一部として上記マイクロプロセッサに取込んで
解読実行することにより、ジ↑・ンプ処理を行なうよう
に構成したことを特徴とするプログラマブル・コント［
１−ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144872A JPS5846442A (ja) | 1981-09-14 | 1981-09-14 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144872A JPS5846442A (ja) | 1981-09-14 | 1981-09-14 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846442A true JPS5846442A (ja) | 1983-03-17 |
Family
ID=15372342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144872A Pending JPS5846442A (ja) | 1981-09-14 | 1981-09-14 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846442A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605302A (ja) * | 1983-06-24 | 1985-01-11 | Mitsubishi Electric Corp | シ−ケンスコントロ−ラのプログラム方法 |
| JPS6011935A (ja) * | 1983-07-01 | 1985-01-22 | Matsushita Electric Ind Co Ltd | 動作モ−ド表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS506263U (ja) * | 1973-05-14 | 1975-01-22 | ||
| JPS5647804A (en) * | 1979-09-27 | 1981-04-30 | Toshiba Corp | Execution control device of sequential controller |
-
1981
- 1981-09-14 JP JP56144872A patent/JPS5846442A/ja active Pending
Patent Citations (2)
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