JPS5853774A - Ｌｓｉの試験方法 - Google Patents
Ｌｓｉの試験方法Info
- Publication number
- JPS5853774A JPS5853774A JP56150772A JP15077281A JPS5853774A JP S5853774 A JPS5853774 A JP S5853774A JP 56150772 A JP56150772 A JP 56150772A JP 15077281 A JP15077281 A JP 15077281A JP S5853774 A JPS5853774 A JP S5853774A
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- JP
- Japan
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- dac
- output
- lsi
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- voltage
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＬ８Ｉの試験方法にかかり、轡にデジタル・
アナログ・コンバータを内装するＬＳＩの試験方法に関
する。
アナログ・コンバータを内装するＬＳＩの試験方法に関
する。
音声合成用のＬＳＩはディジタル／アナログ・コンバー
タ（ＤＡＣと略称する）を内装しているので、実際の音
声波形をＤＡＣから出力させて試験を行なう必要がある
。従来のＬｇＩに対する試験方法によれば、被試験ＬＳ
Ｉの出力をアナログ／ディジタル・コンバータ（ムＤＣ
と略称）でディジタル量に変換し、電子計算機でＤＡＣ
出力が許容誤差に入るか否かて４１ｊ！を行なっていた
。上記試験に用いられる羨鐙の一路図を第１図に示す。
タ（ＤＡＣと略称する）を内装しているので、実際の音
声波形をＤＡＣから出力させて試験を行なう必要がある
。従来のＬｇＩに対する試験方法によれば、被試験ＬＳ
Ｉの出力をアナログ／ディジタル・コンバータ（ムＤＣ
と略称）でディジタル量に変換し、電子計算機でＤＡＣ
出力が許容誤差に入るか否かて４１ｊ！を行なっていた
。上記試験に用いられる羨鐙の一路図を第１図に示す。
図にセいて、（１）は基準パターンメモリで、被試験Ｌ
８１ （２）に供給する入カバターンと被試験Ｌ８１
の出力基準パターンをストアしており、被試験ＬＳＩの
入力と出力とを合計したビン数と同じかそれ以上のビッ
ト数をもち、複数曙の寝食を有すると同時にこの基準パ
ターンメモリのデータは電子計算機（３）から試験憂ζ
先立って送られる。次に、基準パターンメモリ（１）と
被試験Ｌ８１（２）との間に接続された入力信号供給部
（４）は前記基準パターンイモリ（１］のパターンを被
試験Ｌ ８ Ｋ （２）の試験番ζ必要な電圧レベル信
号に変換して被試験ＬＳＩに供給する。また、基準パタ
ーンメモリ（１）と被試験ＬＳＩ（２）との間に前記入
力信号供給部（４）と並列に接続された良／不良判定部
（５）は、基準パターンメモリ（１）のパターンと被試
験Ｌ８Ｉの出力との一致／不一致を検出し、電子計算機
（３）と基準パターンメモリ（１）との間に接続された
制御部（６）からの判定パルスに同期して良／不良判足
（一致が嵐、不一致が不良）を行ない、その結果を電子
−計算機（３）に送る。なお、良／不良判足部（５）は
被試験Ｌ８Ｉ（２）のＤＡＣ（２ｍ）出力以外のディジ
タル出力に対し良／不良判定を行なうものである。また
、前記制御部（６）４は電子計算機（３）からの指示で
基準パターンメモリ（１）の動作を制御したり、良／不
良判定部（５）への判定パルスを作ったり、才た、前記
ＤＡＣ（２ｍ）と電子計算機（３）との間に接続された
ＡＤＯ（））に対し適当な位置でムＤＣ開始指令を与え
る。
８１ （２）に供給する入カバターンと被試験Ｌ８１
の出力基準パターンをストアしており、被試験ＬＳＩの
入力と出力とを合計したビン数と同じかそれ以上のビッ
ト数をもち、複数曙の寝食を有すると同時にこの基準パ
ターンメモリのデータは電子計算機（３）から試験憂ζ
先立って送られる。次に、基準パターンメモリ（１）と
被試験Ｌ８１（２）との間に接続された入力信号供給部
（４）は前記基準パターンイモリ（１］のパターンを被
試験Ｌ ８ Ｋ （２）の試験番ζ必要な電圧レベル信
号に変換して被試験ＬＳＩに供給する。また、基準パタ
ーンメモリ（１）と被試験ＬＳＩ（２）との間に前記入
力信号供給部（４）と並列に接続された良／不良判定部
（５）は、基準パターンメモリ（１）のパターンと被試
験Ｌ８Ｉの出力との一致／不一致を検出し、電子計算機
（３）と基準パターンメモリ（１）との間に接続された
制御部（６）からの判定パルスに同期して良／不良判足
（一致が嵐、不一致が不良）を行ない、その結果を電子
−計算機（３）に送る。なお、良／不良判足部（５）は
被試験Ｌ８Ｉ（２）のＤＡＣ（２ｍ）出力以外のディジ
タル出力に対し良／不良判定を行なうものである。また
、前記制御部（６）４は電子計算機（３）からの指示で
基準パターンメモリ（１）の動作を制御したり、良／不
良判定部（５）への判定パルスを作ったり、才た、前記
ＤＡＣ（２ｍ）と電子計算機（３）との間に接続された
ＡＤＯ（））に対し適当な位置でムＤＣ開始指令を与え
る。
叙上の従来の方法は、被試験ＬＳＩ出力をムＤＣでディ
ジタル量に変換し電子計算機でＤＡＣ出力が許容誤差に
入るかどうかと判定するものである。しかし、音声含酸
Ｌ８Ｉでは実際の音声波形をＤＡＣから出力しながら試
験するこ七を要するため、電子計算機の処理時間の制約
から試験時間が長くかかると同時に、電子計算機の記憶
容量により一度に処理できるステップに制約があった。
ジタル量に変換し電子計算機でＤＡＣ出力が許容誤差に
入るかどうかと判定するものである。しかし、音声含酸
Ｌ８Ｉでは実際の音声波形をＤＡＣから出力しながら試
験するこ七を要するため、電子計算機の処理時間の制約
から試験時間が長くかかると同時に、電子計算機の記憶
容量により一度に処理できるステップに制約があった。
この発明は上記従来の欠点を改良するためになされたも
ので、基準ＤＡＣ出力を基準レベルとしこれと被測定Ｌ
８ＩのＤＡＣ出力との差の電圧を許容値の範囲と比較し
て判定するようにしたことを特徴とするＤＡＣを内蔵す
るＬ８Ｉの試験方法を提供する。
ので、基準ＤＡＣ出力を基準レベルとしこれと被測定Ｌ
８ＩのＤＡＣ出力との差の電圧を許容値の範囲と比較し
て判定するようにしたことを特徴とするＤＡＣを内蔵す
るＬ８Ｉの試験方法を提供する。
″以下にこの発明を１実施例につき図面を参照して・
詳細に説明する。
詳細に説明する。
第２図は１実施例の試験方法に適する装置の回路図で従
来の回路部分と変らないものは第１図に右けると同じ符
号にダッシュを付けて示し説明を省略する。図の被試験
Ｌ８Ｉ（２）のＤＡＣ（２ｍ）の出力と基準Ｌ８Ｉ輪の
ＤＡＣ（１２暑）出力とを反転増幅器（２０ｍ）。
来の回路部分と変らないものは第１図に右けると同じ符
号にダッシュを付けて示し説明を省略する。図の被試験
Ｌ８Ｉ（２）のＤＡＣ（２ｍ）の出力と基準Ｌ８Ｉ輪の
ＤＡＣ（１２暑）出力とを反転増幅器（２０ｍ）。
（２０１１）で減算して差を求め、この差の電圧をコン
パレータ（！１ａＬ（２１ｂ）により２つの許容値と比
較する。すなわち、差の電圧の１方が許容値電源（ＺＺ
ａ）の信号電圧よりも大きいか、または前記許容値電源
よりも低い他方の許容値電ｆ［２２ｂ）の許容値よりも
小さいかによって許容値の範囲を外れているか否かを検
出し、外れていればオアグートロの出力が論理“１”と
なり、この出力により次のアンドゲート＠で判定パルス
と論理積がとられ、■のＤＡＣ不喪不浸信号子計算機（
ｊ）に送られる。才た、前記アンドゲート（財）は電子
計算機によって動作される制御部（６）の信号によって
動作する。さらに、制御部（６１は前記差の電圧を受け
るムＤＣ（７）にＡＤＣの開始を指令し、パターンメモ
リｆｉｌ＋に電気信号を送るとともに判定パルスを良／
不良判足部０に入れる。この良／不良判定部ａ９は被測
定Ｌ ８ Ｋ （２）の出力および基準ＬＳＩ（１３の
出力を受けて１８Ｈの出力不良は電子計算機に０回線で
送られる。また、前記パターンメモリａυは被測定Ｌ８
Ｋ（２）の入力信号供給部（４）および基準ＬＳＩ（１
３の入力信号供給部Ｉに信号を入れるため、Ｌ８Ｉの入
力ビンと同じかそれ以上のパターンを同時に与えるため
メモリで複数語の容量を備える。次に、被測定Ｌ８１（
２）セよび基準Ｌ８Ｉ（１３の夫々の電源部（３０ｍ）
、（３０ｂ）は電子計算機前の信号によって動作する（
ｉ続Ｉ！＠およびＣ）ので、特にＬ［の内部に精密基準
電源を有しないかぎり１両電源電圧の差は両者のＤＡＣ
出力の差を生ずることになる。そこで、試験に先立って
リレー１ （２５ｍ） 、リレー２ （２！！ｂ）を電
子計算機の指示（０および■）によって電源部側にスイ
ッチし。
パレータ（！１ａＬ（２１ｂ）により２つの許容値と比
較する。すなわち、差の電圧の１方が許容値電源（ＺＺ
ａ）の信号電圧よりも大きいか、または前記許容値電源
よりも低い他方の許容値電ｆ［２２ｂ）の許容値よりも
小さいかによって許容値の範囲を外れているか否かを検
出し、外れていればオアグートロの出力が論理“１”と
なり、この出力により次のアンドゲート＠で判定パルス
と論理積がとられ、■のＤＡＣ不喪不浸信号子計算機（
ｊ）に送られる。才た、前記アンドゲート（財）は電子
計算機によって動作される制御部（６）の信号によって
動作する。さらに、制御部（６１は前記差の電圧を受け
るムＤＣ（７）にＡＤＣの開始を指令し、パターンメモ
リｆｉｌ＋に電気信号を送るとともに判定パルスを良／
不良判足部０に入れる。この良／不良判定部ａ９は被測
定Ｌ ８ Ｋ （２）の出力および基準ＬＳＩ（１３の
出力を受けて１８Ｈの出力不良は電子計算機に０回線で
送られる。また、前記パターンメモリａυは被測定Ｌ８
Ｋ（２）の入力信号供給部（４）および基準ＬＳＩ（１
３の入力信号供給部Ｉに信号を入れるため、Ｌ８Ｉの入
力ビンと同じかそれ以上のパターンを同時に与えるため
メモリで複数語の容量を備える。次に、被測定Ｌ８１（
２）セよび基準Ｌ８Ｉ（１３の夫々の電源部（３０ｍ）
、（３０ｂ）は電子計算機前の信号によって動作する（
ｉ続Ｉ！＠およびＣ）ので、特にＬ［の内部に精密基準
電源を有しないかぎり１両電源電圧の差は両者のＤＡＣ
出力の差を生ずることになる。そこで、試験に先立って
リレー１ （２５ｍ） 、リレー２ （２！！ｂ）を電
子計算機の指示（０および■）によって電源部側にスイ
ッチし。
電源電圧の差を反転増幅器（２０ｍ）、（２０ｂ） 、
ムＤＣ（７）で求め、両電源部の設定値を電子計算機の
指示で変え、両電源の電圧が同じになるように制御して
おく。また、前記許容値電源（２２ｍ）、（２２ｂ）は
電子計算機（３）＃ｃより出力電圧は設定が可能にでき
る。
ムＤＣ（７）で求め、両電源部の設定値を電子計算機の
指示で変え、両電源の電圧が同じになるように制御して
おく。また、前記許容値電源（２２ｍ）、（２２ｂ）は
電子計算機（３）＃ｃより出力電圧は設定が可能にでき
る。
次に別の実施例としてＤＡＣ出力の差から良／不Ｘ＊定
を行なうにあたり、基準Ｌ８Ｉの代わりに基準ＤムＣを
使うことも可能である。この場合、ＤＡＣへの入力デー
タはパターンメモリにストアして置くのである。
を行なうにあたり、基準Ｌ８Ｉの代わりに基準ＤムＣを
使うことも可能である。この場合、ＤＡＣへの入力デー
タはパターンメモリにストアして置くのである。
この発明によれば、ＤＡＣを内装したＬＳＩにおけるＤ
ＡＣの出力を一定し判定する最終手段として電子計算機
に依存しないので、電子計算機の処理時間の制約、その
配憶容量にもとづき１度−こ処理できるステップの制約
等がなく迅速な判定ができる利点と、ＤＡＣＪど対する
入力データをストアしてセく必要がないなどの利点があ
る。
ＡＣの出力を一定し判定する最終手段として電子計算機
に依存しないので、電子計算機の処理時間の制約、その
配憶容量にもとづき１度−こ処理できるステップの制約
等がなく迅速な判定ができる利点と、ＤＡＣＪど対する
入力データをストアしてセく必要がないなどの利点があ
る。
第１！１は従来のＤＡＣを内装するＬ８にの試験に用い
られた回路図、第２図はこの発明の１実施例にかかるＤ
ＡＣを内装するＬ８Ｉの試験に用いられる回ａｍである
。 ２ 被試験Ｌ８Ｉ ２ｍ 被試験Ｌ８１のＤＡＣ ３′ 電子計算機 ４．１４ 人力信号供給部 「 制御部 デ ムＤＣ １１パターンメモリ′ １２ 基準Ｌ８１ １２ｍ 基準Ｌ８ＩのＤＡＣ １５良／不良判定部 ２０ｍ、２０ｂ 反転増幅器 ２１ｍ、２１ｂ ：３”／１４レーｐ３０ａ
被１１１足Ｌ８Ｉの電源部３０ｂ 基準Ｌ
８Ｉの電源部 第１図
られた回路図、第２図はこの発明の１実施例にかかるＤ
ＡＣを内装するＬ８Ｉの試験に用いられる回ａｍである
。 ２ 被試験Ｌ８Ｉ ２ｍ 被試験Ｌ８１のＤＡＣ ３′ 電子計算機 ４．１４ 人力信号供給部 「 制御部 デ ムＤＣ １１パターンメモリ′ １２ 基準Ｌ８１ １２ｍ 基準Ｌ８ＩのＤＡＣ １５良／不良判定部 ２０ｍ、２０ｂ 反転増幅器 ２１ｍ、２１ｂ ：３”／１４レーｐ３０ａ
被１１１足Ｌ８Ｉの電源部３０ｂ 基準Ｌ
８Ｉの電源部 第１図
Claims (1)
- ＤＡＣを内蔵する被測定ＬＳＩを駆動させそのＤＡＣ出
力値とこれとは別に設定された基準ＤＡＣ出力値との差
を予め設定された許容値と比較しＤＡＣ出力を判定する
ことをＩ！＃像とするＤＡＣを内蔵するＬＳＩの試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150772A JPS5853774A (ja) | 1981-09-25 | 1981-09-25 | Ｌｓｉの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150772A JPS5853774A (ja) | 1981-09-25 | 1981-09-25 | Ｌｓｉの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853774A true JPS5853774A (ja) | 1983-03-30 |
Family
ID=15504079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150772A Pending JPS5853774A (ja) | 1981-09-25 | 1981-09-25 | Ｌｓｉの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159543A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 情報処理装置 |
| JPS6323669U (ja) * | 1986-07-30 | 1988-02-16 | ||
| JPH0580123A (ja) * | 1991-09-20 | 1993-04-02 | Sharp Corp | 集積回路検査装置 |
-
1981
- 1981-09-25 JP JP56150772A patent/JPS5853774A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159543A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 情報処理装置 |
| JPS6323669U (ja) * | 1986-07-30 | 1988-02-16 | ||
| JPH0580123A (ja) * | 1991-09-20 | 1993-04-02 | Sharp Corp | 集積回路検査装置 |
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