JPS585526B2 - ハンドウタイスイツチ - Google Patents
ハンドウタイスイツチInfo
- Publication number
- JPS585526B2 JPS585526B2 JP49082168A JP8216874A JPS585526B2 JP S585526 B2 JPS585526 B2 JP S585526B2 JP 49082168 A JP49082168 A JP 49082168A JP 8216874 A JP8216874 A JP 8216874A JP S585526 B2 JPS585526 B2 JP S585526B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pnpn
- resistor
- cathode
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0403—Modifications for accelerating switching in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/105—Modifications for increasing the maximum permissible switched voltage in thyristor switches
Landscapes
- Thyristor Switches And Gates (AREA)
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は制御装置などのスイッチ素子として用いられる
等価的にＰＮＰＮ４層構造の３つのＰＮ接合を有する半
導体スイッチに関するものである。
等価的にＰＮＰＮ４層構造の３つのＰＮ接合を有する半
導体スイッチに関するものである。
ＰＮＰＮ構造の半導体スイッチ（以下単にＰＮＰＮスイ
ッチという）にはアノードとカソード電極のみ取り出し
たＰＮＰＮダイオード、カソードゲート制御端子も取り
出した３端子サイリスク、さらにアノードゲート制御端
子をも取り出した４端子サイリスク等があり、自己保持
機能を持ったスイッチ素子として種々の制御装置等に使
用されている。
ッチという）にはアノードとカソード電極のみ取り出し
たＰＮＰＮダイオード、カソードゲート制御端子も取り
出した３端子サイリスク、さらにアノードゲート制御端
子をも取り出した４端子サイリスク等があり、自己保持
機能を持ったスイッチ素子として種々の制御装置等に使
用されている。
しかし乍ら、これらＰＮＰＮスイッチは遮断中にアノー
ドとカソード間に急激な順方向電圧が加わると閉成して
しまうという欠点を持っている。
ドとカソード間に急激な順方向電圧が加わると閉成して
しまうという欠点を持っている。
これはｄｖ／ｄｔ効果（あるいはレイト効果）と呼ばれ
るもので、この問題を避ける方法が種々提案されている
。
るもので、この問題を避ける方法が種々提案されている
。
一般的にはＰＮＰＮスイッチのカソードゲートＧＫとカ
ソードＫ間に抵抗を接続する方法と、ＰＮＰＮスイッチ
のアノードゲートＧＡに抵抗を接続し、その先を高電位
にしてアノードＡとアノードゲートＧＡ間を逆バイアス
する方法等が知られている。
ソードＫ間に抵抗を接続する方法と、ＰＮＰＮスイッチ
のアノードゲートＧＡに抵抗を接続し、その先を高電位
にしてアノードＡとアノードゲートＧＡ間を逆バイアス
する方法等が知られている。
しかしながら前者はカソードゲートとアノードゲート間
の接合容量を通して流れる変位電流が抵抗を流れても、
その電圧降下がカソードゲートＧＫとカソードＫ間のビ
ルトイン電圧を越えないよう抵抗値を低くしておかない
と効果がないために、大きなｄｖ／ｄｔ耐量を得るため
には上記抵抗は非常に低い値にする必要がある。
の接合容量を通して流れる変位電流が抵抗を流れても、
その電圧降下がカソードゲートＧＫとカソードＫ間のビ
ルトイン電圧を越えないよう抵抗値を低くしておかない
と効果がないために、大きなｄｖ／ｄｔ耐量を得るため
には上記抵抗は非常に低い値にする必要がある。
例えば接合容量２ｐＦとしても５００Ｖ／μＳのｄｖ／
ｄｔ耐量を得ようとすると抵抗は６００Ω以下としなけ
ればならない。
ｄｔ耐量を得ようとすると抵抗は６００Ω以下としなけ
ればならない。
したがってゲート駆動電流および保持電流が抵抗に流れ
る電流分だけ大きくなり、上述の例では約１ｍＡの余分
なゲート駆動電流が必要となる欠点がある。
る電流分だけ大きくなり、上述の例では約１ｍＡの余分
なゲート駆動電流が必要となる欠点がある。
また後者は抵抗の先をアノードより高いレベルにしてお
く必要があり、さらにアノ一ド側が高電位に変位する場
合は保護するがカソード側が低電位に変位する場合は保
護できないという欠点がある。
く必要があり、さらにアノ一ド側が高電位に変位する場
合は保護するがカソード側が低電位に変位する場合は保
護できないという欠点がある。
第１図および第２図は本発明の半導体スイッチに最も近
い公知例で、米国特許第３６０９４１３号明細書に記載
されている回路である。
い公知例で、米国特許第３６０９４１３号明細書に記載
されている回路である。
尚、第１図、第２図は上記明細書のＦｉｇ１、Ｆｉｇ３
を符号等を原文と同一のまま記載したものである。
を符号等を原文と同一のまま記載したものである。
第１図図示回路はトランジスタＴ３の一方のエミツタ１
９とベース間の接合容量を利用し、また第２図ではコン
デンサ３４により、各々、アノードに印加される過渡電
圧を微分してトランジスタＴ３又はＴ５を動作させ、Ｐ
ＮＰＮスイッチ１０（原文ではＳＣＲ１０となっている
）のｄｖ／ｄｔ効果を防止しようとするものである。
９とベース間の接合容量を利用し、また第２図ではコン
デンサ３４により、各々、アノードに印加される過渡電
圧を微分してトランジスタＴ３又はＴ５を動作させ、Ｐ
ＮＰＮスイッチ１０（原文ではＳＣＲ１０となっている
）のｄｖ／ｄｔ効果を防止しようとするものである。
しかし、第１図の方法は、アノードとカソード間にトラ
ンジスタＴ３のエミツタ１９，ベース、もう一方のエミ
ツタ１８の回路が接続されているが、通常のベース・エ
ミツタ接合耐圧はせいぜい５〜１０Ｖであり、この回路
は約５Ｖ以下でしか使えず、ＰＮＰＮスイッチの機能の
一つである正負両方向に高い耐電圧を得られるという特
徴が消滅する欠点がある。
ンジスタＴ３のエミツタ１９，ベース、もう一方のエミ
ツタ１８の回路が接続されているが、通常のベース・エ
ミツタ接合耐圧はせいぜい５〜１０Ｖであり、この回路
は約５Ｖ以下でしか使えず、ＰＮＰＮスイッチの機能の
一つである正負両方向に高い耐電圧を得られるという特
徴が消滅する欠点がある。
更には、第１図および第２図図示の回路は、たとえば周
期１ｍＳ程度の高速度でアノードに到来するパルス電圧
を１パルスおきに点弧，遮断，点弧，・・・・・・を繰
りかえす用途に適用すると、トランジスタＴ３又はＴ５
のベース内に無役な電荷が残留し、このためにｄｖ／ｄ
ｔ耐量が大巾に低下する欠点も持っている。
期１ｍＳ程度の高速度でアノードに到来するパルス電圧
を１パルスおきに点弧，遮断，点弧，・・・・・・を繰
りかえす用途に適用すると、トランジスタＴ３又はＴ５
のベース内に無役な電荷が残留し、このためにｄｖ／ｄ
ｔ耐量が大巾に低下する欠点も持っている。
本発明の目的は、アノードまたはカソードの電位の如何
に拘らずｄｖ／ｄｔ耐量が大きく、かつ小さな制御電流
で閉成させ得るとともに、高速度スイツチングに適した
ＰＮＰＮ構造の半導体スイッチを提供するにある。
に拘らずｄｖ／ｄｔ耐量が大きく、かつ小さな制御電流
で閉成させ得るとともに、高速度スイツチングに適した
ＰＮＰＮ構造の半導体スイッチを提供するにある。
本発明は、等価的にＰＮＰＮ４層構造のＰＮＰＮスイッ
チの３つのＰＮ接合のうちの一方の端のＰＮ接合を短絡
する如くトランジスタを接続するとともに、該トランジ
スタのベースに上記ＰＮＰＮスイッチに比較的大きなｄ
ｖ／ｄｔが加わった時に該トランジスタを駆動せしめる
容量性素子を接続した半導体スイッチにおいて、上記ト
ランジスタと並列に比較的小さなｄｖ／ｄｔの保護を行
なう第１のインピーダンス素子を接続するとともに、上
記トランジスタのベースとエミツタ間に上記容量性素子
の電荷放電用の第２のインピーダンス素子を接続して構
成され，上記容量性素子に蓄積された電荷を上記第２の
インピーダンス素子にて速やかに放電せしめることによ
って高速スイッチングが可能なＰＮＰＮスイッチを実現
し、かつ、大きなｄｖ／ｄｔが加わった時は上記トラン
ジスタで保護し、小さなｄｖ／ｄｔが加わった時は上記
第１のインピーダンス素子で保護することにより、総合
的にｄｖ／ｄｔ耐量が大きく、かつ小さなゲート制御電
流で閉成させ得るようになしたことを特徴とする。
チの３つのＰＮ接合のうちの一方の端のＰＮ接合を短絡
する如くトランジスタを接続するとともに、該トランジ
スタのベースに上記ＰＮＰＮスイッチに比較的大きなｄ
ｖ／ｄｔが加わった時に該トランジスタを駆動せしめる
容量性素子を接続した半導体スイッチにおいて、上記ト
ランジスタと並列に比較的小さなｄｖ／ｄｔの保護を行
なう第１のインピーダンス素子を接続するとともに、上
記トランジスタのベースとエミツタ間に上記容量性素子
の電荷放電用の第２のインピーダンス素子を接続して構
成され，上記容量性素子に蓄積された電荷を上記第２の
インピーダンス素子にて速やかに放電せしめることによ
って高速スイッチングが可能なＰＮＰＮスイッチを実現
し、かつ、大きなｄｖ／ｄｔが加わった時は上記トラン
ジスタで保護し、小さなｄｖ／ｄｔが加わった時は上記
第１のインピーダンス素子で保護することにより、総合
的にｄｖ／ｄｔ耐量が大きく、かつ小さなゲート制御電
流で閉成させ得るようになしたことを特徴とする。
ここで、ｄｖ／ｄｔ保護用のトランジスタは、アノード
側（アノード又はアノードゲート）またはカソード側（
カソード又はカソードゲート）主電流路から容量性素子
を介して駆動されるため、アノードまたはカソードの電
位に拘らずｄｖ／ｄｔ保護をするものである。
側（アノード又はアノードゲート）またはカソード側（
カソード又はカソードゲート）主電流路から容量性素子
を介して駆動されるため、アノードまたはカソードの電
位に拘らずｄｖ／ｄｔ保護をするものである。
以下図面を用いて本発明に係る半導体スイッチの一実施
例を詳細に説明する。
例を詳細に説明する。
第３図は本発明に係る半導体スイッチの第１番目の実施
例の等価回路図を示す。
例の等価回路図を示す。
第３図において、Ｑ１とＱ２はＰＮＰＮスイッチ１を構
成するＰＮＰトランジスタとＮＰＮトランジスタ、Ｒ１
は小さなｄｖ／ｄｔ保護用の抵抗、Ｑ３は大きなｄｖ／
ｄｔ保護用トランジスタ、Ｃ１はトランジスタＱ３を過
渡的に駆動するコンデンサ、Ｒ２はコンデンサＣ１およ
びトランジスタＱ３の蓄積電荷放電用抵抗である。
成するＰＮＰトランジスタとＮＰＮトランジスタ、Ｒ１
は小さなｄｖ／ｄｔ保護用の抵抗、Ｑ３は大きなｄｖ／
ｄｔ保護用トランジスタ、Ｃ１はトランジスタＱ３を過
渡的に駆動するコンデンサ、Ｒ２はコンデンサＣ１およ
びトランジスタＱ３の蓄積電荷放電用抵抗である。
このＰＮＰＮスイッチ１はトランジスタＱ２のベースー
トランジスタＱａのコレクタートランジスタＱ１のベー
ス−トランジスタＱ１のコレクタ−トランジスタＱ２の
ベースの正帰還ループをもつため、ゲートＧＫにゲート
電流が印加されるとトランジスタＱ１とＱ２が能動状態
になり、この正帰還ループのゲインが１以上になると急
速なスイッチング動作を示し、トランジスタＱ１とＱ２
が同時にオン状態になりアノードＡとカソードＫ間が導
通状態となり、この状態が保持される。
トランジスタＱａのコレクタートランジスタＱ１のベー
ス−トランジスタＱ１のコレクタ−トランジスタＱ２の
ベースの正帰還ループをもつため、ゲートＧＫにゲート
電流が印加されるとトランジスタＱ１とＱ２が能動状態
になり、この正帰還ループのゲインが１以上になると急
速なスイッチング動作を示し、トランジスタＱ１とＱ２
が同時にオン状態になりアノードＡとカソードＫ間が導
通状態となり、この状態が保持される。
次に、この回路では、大きなｄｖ／ｄｔがＰＮＰＮスイ
ッチ１のアノードＡ、カソードＫ間に加わわった時は、
コンデンサＣ１を通してトランジスタＱ３が駆動され、
この時十分な駆動電流が供給されトランジスタＱ３が飽
和領域において、ＰＮＰＮスイッチ１のコレクタベース
接合Ｃｊ２の充電電流（過渡電流）を吸収するため、Ｐ
ＮＰＮスイッチ１は誤閉戎しない。
ッチ１のアノードＡ、カソードＫ間に加わわった時は、
コンデンサＣ１を通してトランジスタＱ３が駆動され、
この時十分な駆動電流が供給されトランジスタＱ３が飽
和領域において、ＰＮＰＮスイッチ１のコレクタベース
接合Ｃｊ２の充電電流（過渡電流）を吸収するため、Ｐ
ＮＰＮスイッチ１は誤閉戎しない。
この関係を数式で表わすと次のようになる。
ここでβＱ１＋βＱ３はそれぞれトランジスタＱ１，Ｑ
３のエミツタ接地電流増幅率、■ＢＥＱ３はトランジス
タＱ３のペースエミツタ間順方向電圧である。
３のエミツタ接地電流増幅率、■ＢＥＱ３はトランジス
タＱ３のペースエミツタ間順方向電圧である。
すなわちコンデンサＣ１を大きく、トランジスタＱ３の
電流増幅率を大きくすればトランジスタＱ３によるｄｖ
／ｄｔ保護が可能になる。
電流増幅率を大きくすればトランジスタＱ３によるｄｖ
／ｄｔ保護が可能になる。
もちろんこの時トランジスタＱ３のコレクタ直列抵抗γ
ＣＳはコレクタエミツタ間飽和電圧■ＣＥＳＱ３がトラ
ンジスタＱ２のベースエミツタ間順方向電圧より低くな
るように小さな値にする必要がある。
ＣＳはコレクタエミツタ間飽和電圧■ＣＥＳＱ３がトラ
ンジスタＱ２のベースエミツタ間順方向電圧より低くな
るように小さな値にする必要がある。
小さなｄυ／ｄｔが加わった時、すなわちの時には、ト
ランジスタＱ３は遮断状態となるが、この場合のｄｖ／
ｄｔ保護は抵抗Ｒ１によって行なわれる。
ランジスタＱ３は遮断状態となるが、この場合のｄｖ／
ｄｔ保護は抵抗Ｒ１によって行なわれる。
すなわち、大きなｄｖ／ｄｔが加わった時はトランジス
タＱ３で、小さなｄｖ／ｄｔが加わった時は抵抗Ｒ１で
保護するため、抵抗Ｒ１は高抵抗とすることができる。
タＱ３で、小さなｄｖ／ｄｔが加わった時は抵抗Ｒ１で
保護するため、抵抗Ｒ１は高抵抗とすることができる。
勿論定常状態ではトランジスタＱ３は遮断状態であるの
で、ゲート制御電流は高抵抗Ｒ１で決まることになり、
高感度にできる。
で、ゲート制御電流は高抵抗Ｒ１で決まることになり、
高感度にできる。
そして、この回路においてはコンデンサＣ１およびトラ
ンジスタＱ３に高速スイッチング時に蓄積される電荷は
抵抗Ｒ２により放電されるため、高速スイッチング時に
ｄｖ／ｄｔ耐量が低下するようなことがない。
ンジスタＱ３に高速スイッチング時に蓄積される電荷は
抵抗Ｒ２により放電されるため、高速スイッチング時に
ｄｖ／ｄｔ耐量が低下するようなことがない。
以上説明したように、第３図に示す回路は、次の如き有
用な効果を現わす。
用な効果を現わす。
（ａ）トランジスタＱ３はアノードＡ、カソ一ドＫ間に
ｄｖ／ｄｉが加わった時には自動的にコンデンサＣ１を
通して駆動されるため、アノードＡ、カソードＫの電位
の如何に拘らず非常に優れたｄｖ／ｄｔ効果を示すこと
は勿論のこと、高速スイッチング時にコンデンサＣ１お
よびトランジスクＱ３に残留蓄積される電荷は抵抗Ｒ２
により放電されるため、高速スイッチング時にｄｖ／ｄ
ｔが低下するようなことがない。
ｄｖ／ｄｉが加わった時には自動的にコンデンサＣ１を
通して駆動されるため、アノードＡ、カソードＫの電位
の如何に拘らず非常に優れたｄｖ／ｄｔ効果を示すこと
は勿論のこと、高速スイッチング時にコンデンサＣ１お
よびトランジスクＱ３に残留蓄積される電荷は抵抗Ｒ２
により放電されるため、高速スイッチング時にｄｖ／ｄ
ｔが低下するようなことがない。
（ｂ）抵抗Ｒ１を大巾に高抵抗とすることができるため
、トランジスタＱ２のベースにゲート電流を印加してＰ
ＮＰＮスイッチ１をトリガする場合のゲート感度は非常
に高感度となる。
、トランジスタＱ２のベースにゲート電流を印加してＰ
ＮＰＮスイッチ１をトリガする場合のゲート感度は非常
に高感度となる。
第４図は本発明に係る半導体スイッチの第２番目の実施
例の等価回路図で、第３図図示回路の抵抗Ｒ１と並列に
コンデンサＣ２を接続したものである。
例の等価回路図で、第３図図示回路の抵抗Ｒ１と並列に
コンデンサＣ２を接続したものである。
このコンデンサＣ２は過渡電流のみ側流させ定常状態で
は高インピーダンスとなるから、第３図図示の例と同様
にｄｖ／ｄｔ耐量が大きく、かつ高感度で動作するＰＮ
ＰＮスイッチが構成できる。
は高インピーダンスとなるから、第３図図示の例と同様
にｄｖ／ｄｔ耐量が大きく、かつ高感度で動作するＰＮ
ＰＮスイッチが構成できる。
第５図は本発明に係る半導体スイッチの第３番目の実施
例の等価回路図で、第３図図示回路のコンデンサＣ１の
変りにダイオードＤ１を用いたもので、その動作は第３
図図示回路と全く同様である。
例の等価回路図で、第３図図示回路のコンデンサＣ１の
変りにダイオードＤ１を用いたもので、その動作は第３
図図示回路と全く同様である。
第６図は本発明に係る半導体スイッチの第４番目の実施
例の等価回路図で、第３図図示の実施例と相補的な構成
のものであり、アノードＡとアノードゲートＧＡ間にｄ
ｖ／ｄｔ保護用トランジスタＱ３と抵抗Ｒ１を接続しト
ランジスタＱ３のベースとカソードＫ間に過渡時のみト
ランジスタＱ３を駆動するコンデンサＣ１を接続したも
のである。
例の等価回路図で、第３図図示の実施例と相補的な構成
のものであり、アノードＡとアノードゲートＧＡ間にｄ
ｖ／ｄｔ保護用トランジスタＱ３と抵抗Ｒ１を接続しト
ランジスタＱ３のベースとカソードＫ間に過渡時のみト
ランジスタＱ３を駆動するコンデンサＣ１を接続したも
のである。
Ｒ２はコンデンサＣ１およびトランジスタＱ３の蓄積電
荷放電用抵抗である。
荷放電用抵抗である。
この回路も大きなｄｖ／ｄｔに対してはトランジスタＱ
３を飽和領域で動作させ、トランジスタＱ３がＯＮでき
ない小さなｄｖ／ｄｔに対しては抵抗Ｒ１で保護して、
ＰＮＰＮスイッチを形成するトランジスタＱ１のペース
エミツタ間を順バイアスさせないようにして誤閉成を防
止するものである。
３を飽和領域で動作させ、トランジスタＱ３がＯＮでき
ない小さなｄｖ／ｄｔに対しては抵抗Ｒ１で保護して、
ＰＮＰＮスイッチを形成するトランジスタＱ１のペース
エミツタ間を順バイアスさせないようにして誤閉成を防
止するものである。
抵抗Ｒ１は高抵抗にすることが可能でありトランジスタ
Ｑ３は定常時は遮断状態であるため小さなゲート制御電
流で閉成させることができる。
Ｑ３は定常時は遮断状態であるため小さなゲート制御電
流で閉成させることができる。
なお上述のコンデンサＣ１はダイオードなどの他の容量
性素子を用いてもよい。
性素子を用いてもよい。
本発明者らの実験例によれば、第３図に示す回路におい
て、βＱ１≒０．１５，βＱ２≒βＱ３≒２０，Ｃ≒Ｃ
ｊ２≒２ｐＦ，Ｒ１≒２０ＫΩ，Ｒ２≒５０ＫΩ，でｄ
ｖ／ｄｔ耐量５００Ｖ／μＳ以上を得、この時のゲート
感度は約３０μＡであった。
て、βＱ１≒０．１５，βＱ２≒βＱ３≒２０，Ｃ≒Ｃ
ｊ２≒２ｐＦ，Ｒ１≒２０ＫΩ，Ｒ２≒５０ＫΩ，でｄ
ｖ／ｄｔ耐量５００Ｖ／μＳ以上を得、この時のゲート
感度は約３０μＡであった。
このＰＮＰＮスイッチをカソードゲートＧＫとカソード
Ｋ間に抵抗を接続した従来の技術で同じゲート感度とし
た場合にはｄｖ／ｄｔ耐量は約１５Ｖ／μＳと低く、本
発明に係る半導体スイッチを用いればそのｄ■／ｄｔ耐
量は従来の約３０倍の改善ができる。
Ｋ間に抵抗を接続した従来の技術で同じゲート感度とし
た場合にはｄｖ／ｄｔ耐量は約１５Ｖ／μＳと低く、本
発明に係る半導体スイッチを用いればそのｄ■／ｄｔ耐
量は従来の約３０倍の改善ができる。
以上詳しく説明した如く、本発明によれば、ｄｖ／ｄｔ
時コンデンサＣ１に蓄積された電荷は第２のインピーダ
ンス素子Ｒ２により放電されるため、高速スイッチング
時にもｄｖ／ｄｔ耐量の低下のない、言いかえると高速
スイッチングに適した半導体スイッチを提供することが
できる。
時コンデンサＣ１に蓄積された電荷は第２のインピーダ
ンス素子Ｒ２により放電されるため、高速スイッチング
時にもｄｖ／ｄｔ耐量の低下のない、言いかえると高速
スイッチングに適した半導体スイッチを提供することが
できる。
また大きなｄｖ／ｄｔが加わった時にトランジスタＱ３
で保護し、小さなｄｖ／ｄｔが加わった時には第１のイ
ンピーダンス素子Ｒ１で保護するため、抵抗Ｒ１で保護
するため、抵抗Ｒ１を大幅に高抵抗とすることができ、
ｄｖ／ｄｔ耐量は大きいことは勿論のこと、高感度で動
作する半導体スイッチが得られるものである。
で保護し、小さなｄｖ／ｄｔが加わった時には第１のイ
ンピーダンス素子Ｒ１で保護するため、抵抗Ｒ１で保護
するため、抵抗Ｒ１を大幅に高抵抗とすることができ、
ｄｖ／ｄｔ耐量は大きいことは勿論のこと、高感度で動
作する半導体スイッチが得られるものである。
第１図および第２図は本発明に最も近い公知例の回路図
を示す。 第３図は本発明に係る半導体スイッチの第１番目の実施
例の等価回路図、第４図は本発明に係る半導体スイッチ
の第２番目の実施例の等価回路図、第５図は本発明に係
る半導体スイッチの第３番目の実施例の等価回路図、第
６図は本発明に係る半導体スイッチの第４番目の実施例
の等価回路図を示す。 Ｔ１，Ｔ２，Ｑ１，Ｑ３： ＰＮＰＮスイッチを構成す
るトランジスタ、Ｔ３，Ｔ５，Ｑ３：ｄｖ／ｄｔ保護ト
ランジスタ、３４，Ｃ１，Ｃ２：コンデンサ、Ｄ１：ダ
イオード、Ｒ１，Ｒ２：抵抗。
を示す。 第３図は本発明に係る半導体スイッチの第１番目の実施
例の等価回路図、第４図は本発明に係る半導体スイッチ
の第２番目の実施例の等価回路図、第５図は本発明に係
る半導体スイッチの第３番目の実施例の等価回路図、第
６図は本発明に係る半導体スイッチの第４番目の実施例
の等価回路図を示す。 Ｔ１，Ｔ２，Ｑ１，Ｑ３： ＰＮＰＮスイッチを構成す
るトランジスタ、Ｔ３，Ｔ５，Ｑ３：ｄｖ／ｄｔ保護ト
ランジスタ、３４，Ｃ１，Ｃ２：コンデンサ、Ｄ１：ダ
イオード、Ｒ１，Ｒ２：抵抗。
Claims (1)
- １ 等価的にＰＮＰＮ４層構造のＰＮＰＮスイッチの３
つのＰＮ接合のうちの一方の端のＰＮ接合３を短絡する
如くトランジスタを接続するとともに、該トランジスタ
のベースに上記ＰＮＰＮスイッチに比較的大きなｄｖ／
ｄｔが加わった時に該トランジスタを駆動せしめる容量
性素子を接続した半導体スイッチにおいて、上記トラン
ジスタと並列に比較的小さなｄｖ／ｄｔの保護を行なう
第１のインピーダンス素子を接続するとともに、上記ト
ランジスタのベースとエミツク間に上記容量性素子の電
荷放電用の第２のインピーダンス素子を接続して構成さ
れたことを特徴とする半導体スイッチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49082168A JPS585526B2 (ja) | 1974-07-19 | 1974-07-19 | ハンドウタイスイツチ |
| US05/596,094 US4039865A (en) | 1974-07-19 | 1975-07-15 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49082168A JPS585526B2 (ja) | 1974-07-19 | 1974-07-19 | ハンドウタイスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5111360A JPS5111360A (ja) | 1976-01-29 |
| JPS585526B2 true JPS585526B2 (ja) | 1983-01-31 |
Family
ID=13766890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49082168A Expired JPS585526B2 (ja) | 1974-07-19 | 1974-07-19 | ハンドウタイスイツチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4039865A (ja) |
| JP (1) | JPS585526B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418664A (en) * | 1977-07-13 | 1979-02-10 | Hitachi Ltd | Semiconductor switch |
| DE3128715C2 (de) * | 1981-07-21 | 1984-10-11 | Telefunken electronic GmbH, 7100 Heilbronn | Schaltungsanordnung |
| JPS5757029A (en) * | 1981-08-17 | 1982-04-06 | Oki Electric Ind Co Ltd | Semiconductor switch |
| JPS5969255A (ja) * | 1982-10-12 | 1984-04-19 | Sanwa Kako Kk | ボ−ル状の成形方法 |
| US4571501A (en) * | 1983-10-12 | 1986-02-18 | Acme-Cleveland Corporation | Electronic control circuit |
| JP3222330B2 (ja) * | 1994-09-20 | 2001-10-29 | 株式会社日立製作所 | 半導体回路及び半導体集積回路 |
| US6855988B2 (en) * | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor switching devices |
| US20250330168A1 (en) * | 2024-04-18 | 2025-10-23 | Apple Inc. | Self-Biased Power Switching Circuitry |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3723769A (en) * | 1971-11-01 | 1973-03-27 | Int Rectifier Corp | Solid state relay circuit with optical isolation and zero-cross firing |
| JPS5136192B2 (ja) * | 1972-05-17 | 1976-10-07 |
-
1974
- 1974-07-19 JP JP49082168A patent/JPS585526B2/ja not_active Expired
-
1975
- 1975-07-15 US US05/596,094 patent/US4039865A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4039865A (en) | 1977-08-02 |
| JPS5111360A (ja) | 1976-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0237234Y2 (ja) | ||
| US4365170A (en) | Semiconductor switch | |
| US4015143A (en) | Semiconductor switch | |
| US4039863A (en) | Light activated semiconductor switch device | |
| US4125787A (en) | Semiconductor switch circuit | |
| JPS585526B2 (ja) | ハンドウタイスイツチ | |
| US4063115A (en) | Semiconductor switch | |
| US4041332A (en) | Semiconductor switch device | |
| US4071779A (en) | Semiconductor switch | |
| US4084110A (en) | Semiconductor switch | |
| JPS59104165A (ja) | 電力用トランジスタ | |
| JP2806503B2 (ja) | 半導体素子の短絡保護回路 | |
| JPS60240158A (ja) | 半導体回路 | |
| JPS5814777B2 (ja) | ハンドウタイスイツチ | |
| US4085432A (en) | Voltage limiter circuit | |
| US3941940A (en) | Transient suppressor | |
| JPS5836537B2 (ja) | 雑音抑止回路 | |
| CA1131703A (en) | Semiconductor switch | |
| US2831128A (en) | Transistor trigger circuit | |
| JPS59181722A (ja) | 静電破壊保護回路 | |
| JPS6127932B2 (ja) | ||
| JPS6043692B2 (ja) | 半導体スイツチ | |
| JPH0224052B2 (ja) | ||
| JPS585608B2 (ja) | 半導体スイツチ回路 | |
| JPH022331B2 (ja) |