JPS5857749A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5857749A JPS5857749A JP56157032A JP15703281A JPS5857749A JP S5857749 A JPS5857749 A JP S5857749A JP 56157032 A JP56157032 A JP 56157032A JP 15703281 A JP15703281 A JP 15703281A JP S5857749 A JPS5857749 A JP S5857749A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- wiring
- gate opening
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は金属ゲート七ルファライン型ＭＯ８半導体装Ｉ
のゲート開ローの形状に関するものｔ′ある。
のゲート開ローの形状に関するものｔ′ある。
従来、イオン打込み法を用いてソース及びドレインＩＩ
斌を形成する金属ゲートセルファライン型Ｍｏｔｉｆ半
導体装曾のトランジスターは、第１図の上面図、館２図
の断面図に示す様な構造であった。
斌を形成する金属ゲートセルファライン型Ｍｏｔｉｆ半
導体装曾のトランジスターは、第１図の上面図、館２図
の断面図に示す様な構造であった。
まず、半導体基Ｍ１１上にソース２とドレイン５を熱拡
散により形成した後フィールド酸化１１１１形成し、ト
ランジスターとなる部分にゲート開口部４を形成し、ゲ
ート酸化を行ないゲート酸化膜１３を形成する。しかる
後、金属配＠５，６．７を形成する。ゲート開口部４の
ゲート電極は配線６であるが、６に平行に形成された配
＠５，７にも必要部分にゲート開口部８．９が形成され
トランジスタ一部分となる。この後、ゲート開口部のゲ
ート酸化膜を通して必要部分にイオン打込みを行ない打
込み拡散層１０を形成し、これによりソース２．ドレイ
ン３をチャンネル部分ＫＩ！絖しトランジスターが完成
される。
散により形成した後フィールド酸化１１１１形成し、ト
ランジスターとなる部分にゲート開口部４を形成し、ゲ
ート酸化を行ないゲート酸化膜１３を形成する。しかる
後、金属配＠５，６．７を形成する。ゲート開口部４の
ゲート電極は配線６であるが、６に平行に形成された配
＠５，７にも必要部分にゲート開口部８．９が形成され
トランジスタ一部分となる。この後、ゲート開口部のゲ
ート酸化膜を通して必要部分にイオン打込みを行ない打
込み拡散層１０を形成し、これによりソース２．ドレイ
ン３をチャンネル部分ＫＩ！絖しトランジスターが完成
される。
この様に金属配線形成後に、ゲート開口部を通してイオ
ン打ち込みを行ない、すでに形成してある拡散層と接続
をとるため、ゲート開口部は館１図に示す様に隣の金属
配線近く嗜で開ける必要かある。
ン打ち込みを行ない、すでに形成してある拡散層と接続
をとるため、ゲート開口部は館１図に示す様に隣の金属
配線近く嗜で開ける必要かある。
このため例えばマスクアライメントがずれた場合、＃Ｅ
２図に示した様にゲート開口部の外周にで幹るフィール
ド酸化膜のテーパ一部分１２に、ｌＩ接する配線５′の
一部がかがりでしまう。
２図に示した様にゲート開口部の外周にで幹るフィール
ド酸化膜のテーパ一部分１２に、ｌＩ接する配線５′の
一部がかがりでしまう。
この様な状態でけ第３図に示した様に、配線のホトリソ
エ薯時にテーパ一部分１２の上の金属層上で矢印１９０
様に先の反射が起こり、ネガレジストを使用した場合に
は配線となるレジストパターン１５と１６の間のレジス
トが感光して１８０様に残り、金属層エツチング後に金
属配線間のシ習−トが尭生ずる。Ｉた。＼ポジレジスト
を使用した場合ＫＦｉ同様に光−の反射によりゲー１１
の細砂が起こシ問題となっていた。
エ薯時にテーパ一部分１２の上の金属層上で矢印１９０
様に先の反射が起こり、ネガレジストを使用した場合に
は配線となるレジストパターン１５と１６の間のレジス
トが感光して１８０様に残り、金属層エツチング後に金
属配線間のシ習−トが尭生ずる。Ｉた。＼ポジレジスト
を使用した場合ＫＦｉ同様に光−の反射によりゲー１１
の細砂が起こシ問題となっていた。
本発明はかかる欠点を除去するもの↑あ抄、フィールド
酸化１１に形成するゲート開口部をゲート電極と＊＊＊
している配線方肉に拡大するととによシ、前配の光の反
射による問題を解決するものである。以下、本発明の実
施例について鎮４図の上面図、蒙５図の断面図を参照し
て説明する。
酸化１１に形成するゲート開口部をゲート電極と＊＊＊
している配線方肉に拡大するととによシ、前配の光の反
射による問題を解決するものである。以下、本発明の実
施例について鎮４図の上面図、蒙５図の断面図を参照し
て説明する。
まずＮ型シリコン基板２８に公知の方法によシソーメ２
０、ドレイン２１のｐｔＪＪ熱拡散層を錆５図の様に形
成し１次にフィールド酸化＄２２を形成する。このフィ
ールド票化ＭＫホトリソ工程によりゲート開口部２３を
形成し、その開口部にゲート酸化＃２９を形成する。さ
らに金属層ｍ ２ ’ １２５．２６を形成した後１．
ボロンイオンのイオン打込みによ抄セルファラインイオ
ン打込層２７を形成しトランジスターとなる０本発明で
は、館４図、第５図に示した様にゲート電極２５と隣接
して走る配＠２４．２６の両方向にゲート開口部を拡大
させることにＪす、両側の配＠２４．２６がゲート開口
部周辺のテーパ一部Ｋかかることをなくすものである。
０、ドレイン２１のｐｔＪＪ熱拡散層を錆５図の様に形
成し１次にフィールド酸化＄２２を形成する。このフィ
ールド票化ＭＫホトリソ工程によりゲート開口部２３を
形成し、その開口部にゲート酸化＃２９を形成する。さ
らに金属層ｍ ２ ’ １２５．２６を形成した後１．
ボロンイオンのイオン打込みによ抄セルファラインイオ
ン打込層２７を形成しトランジスターとなる０本発明で
は、館４図、第５図に示した様にゲート電極２５と隣接
して走る配＠２４．２６の両方向にゲート開口部を拡大
させることにＪす、両側の配＠２４．２６がゲート開口
部周辺のテーパ一部Ｋかかることをなくすものである。
第４図の様に本発明の構造ではゲート電接２５のＩ！１
ｉＩＩｌの配置ｍ２４．２６はゲート電極２５と同じ平
ｒＭＫあり、かつフィールド膜のテーパ一部分Ｋかから
ないため、従来間ｆｌ！になっていた金属配線形成のホ
トリソエ寝時の光の反射による配線シーｌ−ト、寸法細
りは全く起らないのである。
ｉＩＩｌの配置ｍ２４．２６はゲート電極２５と同じ平
ｒＭＫあり、かつフィールド膜のテーパ一部分Ｋかから
ないため、従来間ｆｌ！になっていた金属配線形成のホ
トリソエ寝時の光の反射による配線シーｌ−ト、寸法細
りは全く起らないのである。
なお、本発明によるゲート構造とすると配線容量の増加
によ抄消費電流の増大が起こるが、代表的な低消費電流
時計用１．８１で調定した所、増大は従来のものの５嗟
以内であり特に問題とならないものである。
によ抄消費電流の増大が起こるが、代表的な低消費電流
時計用１．８１で調定した所、増大は従来のものの５嗟
以内であり特に問題とならないものである。
また、実施例ではゲート開口部をゲート電接に隣接する
配線よ抄、外側に形成した構造で説明したが、前記、隣
接する配線巾の中心位置より外側（あればテーパ一部分
で反射した光線がレジスト内で吸収されることにより本
発明の効果ばでるものである。
配線よ抄、外側に形成した構造で説明したが、前記、隣
接する配線巾の中心位置より外側（あればテーパ一部分
で反射した光線がレジスト内で吸収されることにより本
発明の効果ばでるものである。
ｔ ｗｍの簡単な説明
第１図・・従来のＭＯＢ型トテトランジスターす上面図
第２図・・従来のＭＯ！Ｉｌｌトランジスターを示す１
ＩｌｉＩ１図 第３図・・従来のＭＱ８１１）ランシスターを示す断面
図 １・・ヅイールド酸化膜 ２・・熱拡散によるソース ５・・熱拡散によるドレイン ４・・ゲート開口部 ５・・金属配線 ６・・ゲート電極 ７・・金属配線 ８・・ゲート開口部 ９・・ゲート開口部１０・・イオ
ン打込みによる拡散層 １１・・半導体基板 １２・・ゲート開口部のテーパー面 １５・・ゲート識化膜 １４・・ホ） ＩＪソ前の金属層 １５・・配線のレジストパターン １６・・ゲート電極のレジストパターン１７・・配線の
レジストパターン １８・・テーパー面の光の反射により生じたレジストパ
ターン １９・・光の進路 銅４図・・本発明によるゲート開口部を示す上面図 第５図・・本発明によるゲート開口部を示す側面図 ２０・・熱拡散によるソース ２１・・熱拡散によるドレイン ２２・・フィールド酸化膜 ２３・・ゲート開口部 ２４・・金属配線２５・・
ゲート電極 ２６・・金属配線２７・・イオン打
込ＡＫよるセルファライン鉱散層２８・・シリコン基板
２９・・ゲート酸化膜以 上 出厘人 株式会社 諏訪精工舎 代運人 弁理士 最上 務 手続補正書（自発） 特許庁長官 −猫←→争−→←７壬−殿ｌ 事ｅ（の表
示 昭和５６年 特許願第１５７０３２＠２ 発明の名称 半導体装置 ３ 補正をする者 代Ｉｌ鴨役中村恒也 ４ 代 理 人 別紙の通シ 手航補正１（自発） １、！＃肝請求の範囲を次の如く補正する。
ＩｌｉＩ１図 第３図・・従来のＭＱ８１１）ランシスターを示す断面
図 １・・ヅイールド酸化膜 ２・・熱拡散によるソース ５・・熱拡散によるドレイン ４・・ゲート開口部 ５・・金属配線 ６・・ゲート電極 ７・・金属配線 ８・・ゲート開口部 ９・・ゲート開口部１０・・イオ
ン打込みによる拡散層 １１・・半導体基板 １２・・ゲート開口部のテーパー面 １５・・ゲート識化膜 １４・・ホ） ＩＪソ前の金属層 １５・・配線のレジストパターン １６・・ゲート電極のレジストパターン１７・・配線の
レジストパターン １８・・テーパー面の光の反射により生じたレジストパ
ターン １９・・光の進路 銅４図・・本発明によるゲート開口部を示す上面図 第５図・・本発明によるゲート開口部を示す側面図 ２０・・熱拡散によるソース ２１・・熱拡散によるドレイン ２２・・フィールド酸化膜 ２３・・ゲート開口部 ２４・・金属配線２５・・
ゲート電極 ２６・・金属配線２７・・イオン打
込ＡＫよるセルファライン鉱散層２８・・シリコン基板
２９・・ゲート酸化膜以 上 出厘人 株式会社 諏訪精工舎 代運人 弁理士 最上 務 手続補正書（自発） 特許庁長官 −猫←→争−→←７壬−殿ｌ 事ｅ（の表
示 昭和５６年 特許願第１５７０３２＠２ 発明の名称 半導体装置 ３ 補正をする者 代Ｉｌ鴨役中村恒也 ４ 代 理 人 別紙の通シ 手航補正１（自発） １、！＃肝請求の範囲を次の如く補正する。
「イオン折込み法を用いて、ソース及びドレイン領域を
形成する金属ゲートセルファラインｆｆ１Ｍ０８−ＩＣ
に卦い′て、トランジスターのゲート酸化膜を形成する
領域を決定する矩形の配置に関し、トランジスターのチ
ャンネル方向ｉＸ方向とし、これと直交するＹ７ｊｌｆ
ｆｌの矩形の肩紐の位置が前記トランジスターのゲート
電極配−のＹ軸中心−より光重隣接する金属配−のＹ＠
中心の位置ニジ高くなる工うに配置した畢を４微とする
半導体装置、」 ２、 図面第３図および第４図を補正し、補正図面ｔａ
付する。
形成する金属ゲートセルファラインｆｆ１Ｍ０８−ＩＣ
に卦い′て、トランジスターのゲート酸化膜を形成する
領域を決定する矩形の配置に関し、トランジスターのチ
ャンネル方向ｉＸ方向とし、これと直交するＹ７ｊｌｆ
ｆｌの矩形の肩紐の位置が前記トランジスターのゲート
電極配−のＹ軸中心−より光重隣接する金属配−のＹ＠
中心の位置ニジ高くなる工うに配置した畢を４微とする
半導体装置、」 ２、 図面第３図および第４図を補正し、補正図面ｔａ
付する。
以上
代理人 最 上 σ
Claims (1)
- 【特許請求の範囲】 イオン打込り法を用いて、ソース及びドレイン雪域を形
成する金属ゲートセル７アラインｉｌｊＭ。 ５−ｒｏにおいて、トランジスターのゲート酸化膜を形
成する１域を決定する矩形の記音に関し、トランジスタ
ーのチャンネル方向をＸ方向とし。 これき直交する側、つｔシＹ方向の矩形の端線の位置が
前記トランジスターのゲート電極配線のＹ軸中心線よ知
見そ隣接する金属配線のＹ軸中心の位置よシ遠くなるよ
うに配雪した事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157032A JPS5857749A (ja) | 1981-10-01 | 1981-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157032A JPS5857749A (ja) | 1981-10-01 | 1981-10-01 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29463989A Division JPH02161777A (ja) | 1989-11-13 | 1989-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5857749A true JPS5857749A (ja) | 1983-04-06 |
Family
ID=15640692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157032A Pending JPS5857749A (ja) | 1981-10-01 | 1981-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857749A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4987288A (ja) * | 1972-12-23 | 1974-08-21 | ||
| JPS5047576A (ja) * | 1973-08-31 | 1975-04-28 | ||
| JPS54116186A (en) * | 1977-05-31 | 1979-09-10 | Zasio John J | Integrated circuit and method of fabricating same |
-
1981
- 1981-10-01 JP JP56157032A patent/JPS5857749A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4987288A (ja) * | 1972-12-23 | 1974-08-21 | ||
| JPS5047576A (ja) * | 1973-08-31 | 1975-04-28 | ||
| JPS54116186A (en) * | 1977-05-31 | 1979-09-10 | Zasio John J | Integrated circuit and method of fabricating same |
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