JPS5860330A - タイマ補正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はタイマ補正方式、具体的に゛は小規模なコンピ
ュータシステムに採用されて好適なタイマ補正の手段に
関する。

“マイクロコンピュータ″という言葉はここ数年来、小
型のコンピュータのあらゆるタイプのものに使用されて
きた。

この言葉は、小はＴＴＬ−ＭＳＩによって組まれたマイ
クロプログラム制御によるコントローラから、大はＴＴ
Ｌ−ＬＳ　ＩのビットスライスＣＰＬＩを持つミニコン
低位の機種までいろいろなものに用いられている。

近年、ＭＯＳ　　ＬＳＩ技術は急速な進歩を遂げ、この
技術を利用することにより、コンピュータとして満足し
うる強力なシステムが数個のＬＳＩで構成できるように
なった。ファミリーコンポーネントと称されるＬＳＩ群
がこの代表的な例である。ファミリーコンポーネントに
はプロセッサユニット（ＣＰＵ）と種々の目的に使用で
きる汎用の入出力コントローラがあり、この各コンポー
ネントを利用すれば標準タイプの半導体メモリと組合わ
せてがなり幅の広い能力を持ったコンピュータシステム
を構築することができる。

更に全て必要な５ンボーネント類は特に外部ロジックを
使用せず簡単に接続することが出来、コンピュータシス
テムを設計する者はソフトウェアの開発に従事するだけ
で良い。即ち、設計者は自分のコンピュータにやらせた
いことをプログラム８語で記述し、メモリに一連の命令
群を書込むことに注力するだけで済む。

ところで、従来より計数（カウンタ）と−計時（タイマ
）機能を持つものにタイマＬＳＩが存在する。

タイマＬＳＩは広範囲のディバイスとインターフェース
させるため、プログラムすることでプロセッサユニット
の負荷分担に大いに貢献している。

上記タイマＬＳＩより得られる出力は、例えばインター
バルタイマとして用いられ、ソフトウェア処理上の時間
測定、ソフトウェアカレンダ、クロックの基本時間とし
て使用されるものである。

マイクロプロセッサはファームウェア命令（メモリに書
込まれた一連の命令群をツアームラ−アル−チンと称し
、そのルーチンを構成する各命令をファームウェア命令
と称する）により演算ならびに例えばフロッピーディス
ク装置とのデータ転送制御を司どる。更に上記タイマＬ
ＳＩとの連携により計時機能を備える。

上記計時機能はタイマ装置から予め定められた時間間隔
毎に発っせられる割り込み要求を受取ることによって行
われるものである。従ってタイマ装置から予め定められ
た時間間隔毎に発っ′せられる割り込みを停止したり、
プロセッサユニット側で割り込みの受付を禁止したりす
ることは計時の値に誤差をもたらすことになる。

タイマ装置からの割り込み要求はそのシステム内におい
て最優先で処理されなければならない。

入出力データ転送処理、例えばフロッピーディスク装置
と内部メモリ装＠　（ＲＡＭ）との間のデータ転送を、
ＤＭＡコントロール用ＬＳＩを使用した、所謂ＤＭＡ　
（ダイレクトメモリアクセス）方式によるデータ転送で
はなく、ファームウェアにより処理する場合につき簡単
に述べる。

即ち、ファームウェアの処理が−Ｈフロッピーディスク
装置とＲＡＭとの間のデータ転送制御に入ってしまうと
そのデータ転送が全て終了するまでの間、他の処理、例
えばタイマ装置からの割り込み処理のサポートはファー
ムウェア処理能力上不可能とならざるを得ない場合があ
る。

従って、その場合には、フロッピーディスク装置とＲＡ
Ｍとの間のデータ転送を制御するためのファームウェア
処理が実行されている間、タイマ装置からの割り込みの
発生を停止するか、若しくは発生した割り込みの受付を
禁止するかの何れかの処理が必要となる。従ってその結
果、計時の値に誤差を含むことになる。

本発明は上記のような不都合を無くするため以下に示す
対策を講じた。

即ち、フロッピーディスク装置とＲＡＭとの間のデータ
転送処理における処理単位毎に要する時間を予めシミュ
レーション等により知ってお５− くことにより、処理単位ごとの実行回数がわかれば、デ
ータ転送全体に要した時間を求めることができる。従っ
てフロッピーディスク装置とＲＡＭとの間のデータ転送
を、タイマ装置からの割り込みの受付を禁止にして処理
した場合でもデータ転送処理の最後において、上記によ
り求められた値を用いて計時の値を補正し、タイマ装置
からの割り込みの受付を解除すれば、計時の値はその時
点上誤差が補正されることになる。

以下、図面を使用して本発明に関し詳細に説明する。

第１図は本発明が実現されるコンピュータシステムの構
成を示すブロック図である。

図において、１はプロセッサユニット（ＣＰＵ）であっ
て、ファームウェアメモリ　２　　＜ＲＯＭ）あるいは
ランダムアクセスメモリ３　　（ＲＡＭ）に収納された
ファームウェアに基き、演舞９分岐、入出力９割り込み
などの処理を行う。上記ＲＡＭ　　３は転送データが格
納されるデータエ６− リアとして使用される他にファームウェアのワーキング
エリアとしても使用され、あるエリアはカウンタエリア
として割り付けられ、このエリアはファームウェアが計
時の補正を行う際に使用される。

本発明実施例では、ＣＬＯＣＫと称する番地にカウンタ
として５バイトのエリアを確保しており、図中、円内に
１２３４５６７秒をバッ゛クドディシマル形式で表現し
た例を示している。

詳細は後述する。

±・互は、上記プロセッサユニット１とはバス　７を介
して接続されるＬＳＩであって、それぞれフロッピーデ
ィスク制御装置、タイマ装置である。

フロッピーディスク制御用ＬＳＩ（以下ＦＤＣと称する
）土は接続されるフロッピーディスク駆動装置　５　（
以下、ＦＤＤと称する）のフォーマット制御を司どる他
、コマンドの処理、更には駆動装置メカとのインターフ
ェース制御も司どる。

タイマＬＳＩ（以下、ＣＴＣと称する）６は、ある定め
られた時間間隔毎にプロセッサユニット（ファームウェ
ア）１に対し、割り込みを発するタイマカウンタである
。

上記ＬＳＩ　　４　・６は、いずれもプロセッサユニッ
ト１によりプログラムされた仕様に基き動作する。

尚、バス　γはプロセッサユニット１′と各ユニット２
・３・土・互を接続し、各ユニット間にアドレス、デー
タ、制御情報などを−伝えるための信号線群である。

第２図は、第１図におけるＦＤＣ４の内部構成を示すブ
ロック図である。

ＦＤＣ４は図示した如く、データバスバッファ４１、リ
ード／ライト制御回路４２、レジスタ群４３、シリアル
インターフェースコントローラ４４、ドライブインター
フェースコントローラ４５−、入力ボート４６、出力ボ
ート４７、そして上記４１・４２・４３・４４−４５が
接続される内部バス４８で構成される。

内部バス４８を境に、左側がプロセッサユニット１側に
、右側が駆動装置　５側に関係した信号になっている。

レジスタ群４３は、ステータスレジスタとデータレジス
タに区分され、ＡＯによって選択される。

データレジスタは、例えばトラック、ヘッド、セクタ等
コマンドの実行に際して必要なデータのためのレジスタ
をも含む。これらの値は、プロセッサユニット１からＦ
ＤＣ４にコマンドを与えた後にひき続いて、ＦＤＣ４か
らの要求信号ＲＱＭ　（Ｒｅｑｕｅｓｔ　ｆｏｒ　　Ｍ
ａｓｔｅｒ　）　１．：従ってプロセッサユニット１か
４Ｆｏｃ　　±へ書込む。例えばリードデータコマンド
では９回（９バイト）、１２パラメータを書込む。

ＴＣ（Ｔｅｒｍｉｎａｌ　Ｃｏｕｎｔ）信号はプロセッ
サユニット１側からの読書動作に対する終了指示信号で
ある。

ＤＢＯ−ＤＢ７はデータバス、ＤＲＱはデータリクエス
ト、ＤＡＣＫはデータアクルツジ、ＩＮＴは割り込み、
そしてＲＤ／ＷＤはリード９− ／ライト信号であることは説明を要するまでもない。

駆動装置ｉ　ｓ側に関係した信号は本発明とは特に関係
しないため説明を省略する。

’　　ＦＤＣ４はプロセッサユニット１から与えられる
コマンドを次の３つのフェーズに分けて実行する。

まず、ＦＤＣ４がフイドル状態であるときにプロセッサ
ユニット１からコマンドが与えられると、続いてそれぞ
れのコマンド毎に動作を規定するパラメータ情報を受取
る。

プロセッサユニット１側では指定されたパラメータを指
定された順序に従って転送する必要がある。（Ｇ　ｏ＋
ｎａｎｄ　　Ｐ　ｈａｓｅ）次にＥ　ｘｅｃｕｔｉｏｎ
　　ｐ　ｈａｓｅニ入る。ココテハ、上記パラメータ情
報に従ってコマンドが実行される。即ち、ＦＤＤ　５と
プロセッサユニット１（ＲＡＭ　　３）との間でデータ
転送が行われる。

これはＤＭＡまたは割り込み要求により処理される。本
発明実施例によれば、ＤＭＡコントロ１０− −ラが存在しないため、割り込みによりファームウェア
が処理を分担する。

そして、・指定長のデータ転送が終了した後にＲｅ５ｕ
ｌｔ　Ｐｈａｓｅに入る。ここではコマンドの実行結果
を報告するためのりザルトステイタス情報等をセットし
、プロセッサユニット１がそれらの情報をデータレジス
タ経由で読み出す。これは必ず割り込み要求により処理
される。′プロセッサユニット１は全てのりザルトステ
イタス、パラメータ情報を指定された順序に従って読み
取る必要がある。

第３図は第１図におけるＣＴＣの内部構成を示すブロッ
ク図である。

ＣＴＣ６は、プロセッサユニット１とのインターフェー
スを司どるバスインターフェース回路　６１、内部制御
回路　６２、割り込み制御論理回路　６３．４つのカウ
ンタ／タイマチャネル６４・６５・６６・６７、そして
上記各ロジック６１・６２・６３・６４・６５・６６・
６７が共通に接続される内部バス６８で構成される。

４つの独立したカウンタ／タイマチャネル６４・６５・
６６・６７のうち、その１っ（並）の構成を第４図に示
している。

このチャネル組は、２つのレジスタ６６１　・　６６２
とダウンカウンタ６６３、およびプリスケーラｅｊ４．
そして上記各カウンタ／レジスタ６６１　・６６２　・
６６３を互いに接続する内部バス６６５より構成されて
いる。

レジスタは８ビツトのと時間定数レジスタ６６２と８ビ
ツトのチャネル制御レジスタ６６１である。

チャネル制御レジスタ６６１はプロセッサユニットによ
り値が書込まれ、そのチャネル６６の動作モードやパラ
メータが設定される。

いずれのチャネルにおいても、計数または計時動作を始
める前に、チャネル制御語と時間定数データ語を対応す
るチャネルの決められたレジスタ、即ちそれぞれ６６１
と６６２に書込まなければならない。更にいずれのチャ
ネルにおいても割り込みをイネーブルするようにプログ
ラムされているならば、その前に割り込みベクトル語を
対応する割り込み制御論理回路（第３図６３）に書込む
必要がある。

プロセッサユニット１が上記各データをＣＴＣ６に対し
書き終えると、全てのアクティブなチャネルは即、動作
を始められる状態にプログラムされたことになる。

ＣＴＣ６はシステムクロックΦの周期の整数倍の時間間
隔を発生する。あるチャネルに対するタイマモードは対
応するチャネル制御語のあるビットをリセットすること
によりプログラムされる。

以後、そのチャネルはシステムクロック周期を基準とし
た時間間隔を測定するために使用できる。システムクロ
ックΦは２つの連結したカウンタであるプリスケーラ６
６４とダウンカウンタ６６３のうちプリスケーラ６６４
に供給される。

まえもってチャネル制御語のあるビットにプログラムさ
れている仕様により、プリスケーラ６６４はシステムク
ロックを１６または２５６に分周する。プリスケーラ６
６４の出力はダウンカラ１３− ンタ６６３を−１するためのクロックとして用いられる
。ダウンカウンタ６６３は１から２５６のいずれかの整
数にまえもってプログラムされる。

ダウンカウンタが零となる毎に時間定数が時間定数レジ
スタ６６２よりダウンカウンタ６６３に再ロードされ、
カウント動作が続行される。

またゼロカウント時にはチャネルのタイムアウト（ＺＣ
／ＴＯ）出力（これはダウンカウンタの出力に等しい）
もパルス出力され、次式で与えられる正確な周期の一様
なパルス列を発生する。

ｔＣ＊　　Ｐ　　＊　　ＴＣ ｔｃはシステムクロックの周期、Ｐはプリスケーラのの
値で１６か２５６、ＴＯはまえもってプルログラムされ
ている時間定数である。

第５図は本発明の動作を示すタイミング図である。

上から順にＣＴＣ６からの割り込みタイミング（１）、
データ転送タイミング（］Ｉ）を示し、データ転送タイ
ミング（Ｉｎ＞は、それぞれのケ１４− −スに応じてＡ、Ｂ、Ｃ，Ｄに区分されている。

第６図は上記動作を実行させるためのファームウェアフ
ローチャートを示している。

以下、第５図・第６図を参照しながら本発明の動作につ
き詳細に説明する。

まず、プロセッサユニット１よりＦＤＣ４に対しデータ
転送要康が発せられる。（Ｃａｌｌ　ＭＦＤＤ） 計時との同期をとるため、ＦＤＤの処理ルーチンがコー
ルされ、アクセスが開始されるまでに最大１／６４秒間
たされる。（第５図におけるｗａｉｔ） ＦＤＤルーチンは、次の１／６４秒割り込みの処理の後
、プロセッサユニット１を割り込み受付禁止の状ＩＩ（
ＤＩ）とし、フＯツビーデイスク装置５とＲＡＭ３との
間でプロセッサユニット１を介してデータ転送を開始す
る。

これ以降、内部カウンタを使用して時間の監視を行う。

即ち、ＦＤＣ４に対しコマンド・パラメータを転送し、
内部カウンタを逐次インクリメントしなからＲｅａｄ　
／Ｗｒｉｔｅのデータ転送を行う。この転送をレングス
が“０″になるまで繰り返す。

コマンド・パラメータの転送、更にはコマンドの処理に
ついては上述したとおりである。

ところで、この間（ステップ１０５　・１０６　・１０
７）の１回のループに要する時間はファームウェアのス
テップ数等によりあらかじめ知ることができる−０従っ
て実際に要した時間は１回のループに要する時間とその
ループ回数を示す内部カウンタの値から求めることがで
きる。

説明を前に戻して、上記残レングスが０″となったとこ
ろでＦＤＣ４の終了処理が行われる。この終了処理につ
いては上述したとおりである。

このようにすることでデータ転送終了後、内部カウンタ
等の値により内部時計〈ファームウェアが！！！識する
時間）を補正し、プロセッサユニット　１を割込受付許
可状態に設定し戻る。

第５図に示した例によれば、Ａ−８パむに関しては補正
の必要はない。Ｂ−ＣについてはＥｌの後に■の割り込
みが入る。Ｄは＋１の補正をした後にＥｌとすることで
■の割り込みが入る。

Ｅは＋２の補正をした後にＥＩとすることで■の割り込
みが入ることになる。

最後にファームウエアリステングを掲載する。

これらのロケーション中のあるものは既に説明されたも
のである。

以下余白 １７− ＃番ＲＥＡＤ　ＤＡＴＡ　部Ｃａ叩　＃＃ＱＦＲＤ＋　
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　　　　ＱＦＲＤ２　　　　　　ｉ　　ＴＨＥＮ　ＪＵ
ＭＰＬＸＸ　　　Ｈ，２Ｂ４６　　　　　＜　ＥＬＳＥ
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）金色 以上説明の如く、本発明によればタイマ装置からの割り
込みにより計時を行うファームウェアにおいて、やむを
得ずタイマ装置からの割り込みを停止、若しくは割り込
みの受付を禁止しなければならない処理が発生した場合
、その処理中、計時の値に誤差を含むことを防ぐことが
できる。従ってその処理専用のハードウェアを付加する
ことなく実現可能となり、安価なシステムを構築できる
。

【図面の簡単な説明】

第１図は本発明が実現されるコンピュータシステムの構
成を示すブロック図、第２図は第１図におけるＦＣＣの
内部構成を示すブロック図、第３図は第１図におけるＣ
ＴＣの内部構成を示すブロック図、第４図は第３図にお
けるチャネルの内部構成を示すブロック図、第５図は本
発明の動作を示すタイミング図、第６図は本発明の動作
を示すファームウェアフローチャートである。 ２６− １・・・・・・プロセッサユニット ２・・・・・・ファームウェアメモリ（ＲＯＭ）３・・
・・・・ＲＡＭ ４・・・・・・フロッピーディスク制御装置５・・・・
・・フロッピーディスク駆動装置６・・・・・・タイマ
ＬＳＩ ７・・・・・・パスライン ４３・・・・・・レジスタ群 ６３・・・・・・割込制御論理回路 ６６・・・・・・カウンタ／タイマチャネル６６１・・
・・・・チャネル制御レジスタ６６２・・・・・・時間
定数レジスタ ６６３・・・・・・ダウ、ンカウンタ （７３１７）代理人弁理士　則近　窓体　（他１名）０
７− 第２図 第５図 ■　　　　　■　　　　　■ ＣａｌｌＭＦＤＤ　　Ｄｉ 第６図

Claims (1)

【特許請求の範囲】
1. タイマ装置から得られる割込みを受け、メモリ装置に収
   納されたプログラムに基づき計時を行う処理装置におい
   て、メモリ装置のある領域に割付けられ、上記タイマ装
   置より定時間隔毎に発せられる割込により計時を行うカ
   ラン′りを有し、上記処理装置がある特別な処理をして
   いる場合に限り、上記タイマ装置からの割り込みの発生
   を停止、若しくは割り込みの受付を禁止しなければなら
   ない場合、その特別な処理中にカウントされる上記カウ
   ンタの値により、その特別な処理が終了した時点で上記
   タイマ装置における計時の値を補正することを特徴とす
   るタイマ補正方式。