JPS587874A - ダイオ−ドおよびその製造方法 - Google Patents
ダイオ−ドおよびその製造方法Info
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- JPS587874A JPS587874A JP56106810A JP10681081A JPS587874A JP S587874 A JPS587874 A JP S587874A JP 56106810 A JP56106810 A JP 56106810A JP 10681081 A JP10681081 A JP 10681081A JP S587874 A JPS587874 A JP S587874A
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- JP
- Japan
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- silicon layer
- crystal silicon
- diode
- selectively
- amorphous silicon
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体、とりわけ非晶質シリコンに関するもの
であり、ＭＯＳ）ランジスタの入力保護となるダイオー
ドを提供することによりＭＯＳトランジスタおよびＭＯ
Ｓ）ランジスタ回路の信頼性を高めることを目的とする
。また本発明の別の目的はＭＯＳ）ランジスタ作製工程
の変更や追加をなくしコストの増加と歩留りの低下を抑
えることにある。
であり、ＭＯＳ）ランジスタの入力保護となるダイオー
ドを提供することによりＭＯＳトランジスタおよびＭＯ
Ｓ）ランジスタ回路の信頼性を高めることを目的とする
。また本発明の別の目的はＭＯＳ）ランジスタ作製工程
の変更や追加をなくしコストの増加と歩留りの低下を抑
えることにある。
ＭＯＳトランジスタは絶縁性のゲート酸化膜または絶縁
膜を有し、したがってゲート絶縁膜は電荷が貯えられ易
い。このため静電気やサージ状の過電圧によって簡単に
破壊することが知られている。これを防ぐためには例え
ばｎチャネルＭＯＳトランジスタの場合には第１図（＆
）に示したように保護ダイオード１０５１ゲート１０１
とシリコン基板１０４との間に配置している。ゲート１
ｏ１に基板１０４に対して正の過大電圧が加わるとダイ
オード１０５の逆方向ブレークダウンによって、また負
の過大電圧が加わるとダイオード１０５が順方向のため
に電流が流れてダイオード１０５のれてゲート絶縁膜が
保護されるようになっている。
膜を有し、したがってゲート絶縁膜は電荷が貯えられ易
い。このため静電気やサージ状の過電圧によって簡単に
破壊することが知られている。これを防ぐためには例え
ばｎチャネルＭＯＳトランジスタの場合には第１図（＆
）に示したように保護ダイオード１０５１ゲート１０１
とシリコン基板１０４との間に配置している。ゲート１
ｏ１に基板１０４に対して正の過大電圧が加わるとダイ
オード１０５の逆方向ブレークダウンによって、また負
の過大電圧が加わるとダイオード１０５が順方向のため
に電流が流れてダイオード１０５のれてゲート絶縁膜が
保護されるようになっている。
絶縁性基板上のＭＯＳトランジスタ、例エバＳＯ３−Ｍ
ＯＳトランジスタにおいてはシリコン基板が存在しない
ため保護ダイオード１０５は第１図（ｂ）に示すように
ゲート１ｏ１とソース１０３との間に配置されるのが一
般的である。力おｐチャネルの場合には保護ダイオード
の極性を反転すればよい。
ＯＳトランジスタにおいてはシリコン基板が存在しない
ため保護ダイオード１０５は第１図（ｂ）に示すように
ゲート１ｏ１とソース１０３との間に配置されるのが一
般的である。力おｐチャネルの場合には保護ダイオード
の極性を反転すればよい。
原子結合の不完全性を補なうためにその組成中に数チ以
下の水素を含む非晶質シリコンは大面積化が容易なこと
、低温形成で製作されることなどの理由により低コスト
の太陽電池のみならず様々な応用開発が提唱されている
。しかしながら単結晶シリコンと比較すると非晶質シリ
コンでは局在準位密度が高いこと、自由キャリアの移動
度が極端に低いことなどの理由により相互コンダクタン
スの大きなＭＯＳ）ランジスタを得ることが困難である
。
下の水素を含む非晶質シリコンは大面積化が容易なこと
、低温形成で製作されることなどの理由により低コスト
の太陽電池のみならず様々な応用開発が提唱されている
。しかしながら単結晶シリコンと比較すると非晶質シリ
コンでは局在準位密度が高いこと、自由キャリアの移動
度が極端に低いことなどの理由により相互コンダクタン
スの大きなＭＯＳ）ランジスタを得ることが困難である
。
しかしながら電流を多く流す必要がなく、また高速動作
も要求されない、例えば液晶と組み合わせて画像表示装
置を構成するために用いられるスイッチ用￥Ｏ８）ラン
ジスタにおいては現状よりわずかの性能の向上があれば
十分′″Ｃ，ある。本発明者ハスでに薄くかつピンホー
ルのないゲート絶縁膜を賦与することにより非晶質シリ
コンＭＯＳトランジスタの性能指数を向上せしめたこと
を明らかにした。
も要求されない、例えば液晶と組み合わせて画像表示装
置を構成するために用いられるスイッチ用￥Ｏ８）ラン
ジスタにおいては現状よりわずかの性能の向上があれば
十分′″Ｃ，ある。本発明者ハスでに薄くかつピンホー
ルのないゲート絶縁膜を賦与することにより非晶質シリ
コンＭＯＳトランジスタの性能指数を向上せしめたこと
を明らかにした。
ガラス板などの絶縁性基板上に形成された非晶質シリコ
ンＭＯ８）ランジスタもＳＯ８の場合と同様にゲート絶
縁膜が極めて破壊しやすいことが判明した。これはゲー
ト絶縁膜のみならず絶縁性基板までが帯電するためと思
われる。したがって非晶質シリコンＭＯ８）ランジスタ
においてもゲートを保護するためのダイオードは不可欠
である。
ンＭＯ８）ランジスタもＳＯ８の場合と同様にゲート絶
縁膜が極めて破壊しやすいことが判明した。これはゲー
ト絶縁膜のみならず絶縁性基板までが帯電するためと思
われる。したがって非晶質シリコンＭＯ８）ランジスタ
においてもゲートを保護するためのダイオードは不可欠
である。
しかしながら現時点で報告されている非晶質シリコンＭ
ＯＳトランジスタはゲート絶縁膜が厚いことや研究室レ
ベルでの慎重な取扱いなどの理由でゲート保護ダイオー
ドは内蔵されていない。すなわち引用すべき従来例は皆
無である。
ＯＳトランジスタはゲート絶縁膜が厚いことや研究室レ
ベルでの慎重な取扱いなどの理由でゲート保護ダイオー
ドは内蔵されていない。すなわち引用すべき従来例は皆
無である。
非晶質シリコンを用いてダイオードを得る場合には第２
図（ＩＬ）に示す接合ダイオードが第２図（ｂ）に示す
ショットキダイオードのいずれかが容易であることは言
うまでもない。接合ダイオードはｐｉｎの三層の非晶質
シリコン層２０１が金属電極２０２と２０３にはさまれ
た構成をとり、逆耐圧はｉ層の厚みを変えるかｉ層に微
量の不純物を加えることにより制御可能である。ショッ
トキダイオードはｎ形不純物、例えば燐や砒素を大量に
含んだ非晶質シリコン層２０５＆、および不純物をほと
んど含まない非晶質シリコン層２０６ｂよりなる層２０
５がカソード金属電極２０６とアノード金属電極２０７
にはさまれた構成をとり、逆耐圧は１層２０５ｂの厚み
を変えるかｉ層に微量のｎ形不純物を加えることにより
制御可能である。
図（ＩＬ）に示す接合ダイオードが第２図（ｂ）に示す
ショットキダイオードのいずれかが容易であることは言
うまでもない。接合ダイオードはｐｉｎの三層の非晶質
シリコン層２０１が金属電極２０２と２０３にはさまれ
た構成をとり、逆耐圧はｉ層の厚みを変えるかｉ層に微
量の不純物を加えることにより制御可能である。ショッ
トキダイオードはｎ形不純物、例えば燐や砒素を大量に
含んだ非晶質シリコン層２０５＆、および不純物をほと
んど含まない非晶質シリコン層２０６ｂよりなる層２０
５がカソード金属電極２０６とアノード金属電極２０７
にはさまれた構成をとり、逆耐圧は１層２０５ｂの厚み
を変えるかｉ層に微量のｎ形不純物を加えることにより
制御可能である。
１はガラス板などの絶縁性基板で２０４は金属電極２０
３と非晶質シリコン層２０１との絶縁膜であるが非晶質
シリコンは一般に抵抗率が大きいので場合によっては不
要である。
３と非晶質シリコン層２０１との絶縁膜であるが非晶質
シリコンは一般に抵抗率が大きいので場合によっては不
要である。
非晶質シリコンのダイオードを製作するためには第２図
に示したように３〜４枚のマスク工程を必要とする。ま
た非晶質シリコンＭＯ８）ランジスタを製作するために
もやはり３〜４枚のマスク工程が必要であるが保護ダイ
オードを内蔵したＭＯＳ）ランジスタを製作すると必然
的に工程数は増加する。例えばｐｉｎの三層が接合ダイ
オードには必要であり、ＭＯＳ）ヲンジ４ｚりには１層
だけでよい。そうすると非晶質シリコンの堆積は２回以
上必要となり、ｐｉｎおよび１層の島を分離して配置す
るための食刻工程も必要となる。工程数の増加は必然的
にコストの上昇と歩留りの低下に反映するので工程数の
増加を防ぎつつ保護ダイオードを内蔵させたＭＯｓトラ
ンジスタを得ることは極めて重要である。その他にも非
晶質シリコンの堆積回数が増すと堆積時の熱によって膜
質が劣化することが多く、これを避けるためにも注意が
必要であろう。
に示したように３〜４枚のマスク工程を必要とする。ま
た非晶質シリコンＭＯ８）ランジスタを製作するために
もやはり３〜４枚のマスク工程が必要であるが保護ダイ
オードを内蔵したＭＯＳ）ランジスタを製作すると必然
的に工程数は増加する。例えばｐｉｎの三層が接合ダイ
オードには必要であり、ＭＯＳ）ヲンジ４ｚりには１層
だけでよい。そうすると非晶質シリコンの堆積は２回以
上必要となり、ｐｉｎおよび１層の島を分離して配置す
るための食刻工程も必要となる。工程数の増加は必然的
にコストの上昇と歩留りの低下に反映するので工程数の
増加を防ぎつつ保護ダイオードを内蔵させたＭＯｓトラ
ンジスタを得ることは極めて重要である。その他にも非
晶質シリコンの堆積回数が増すと堆積時の熱によって膜
質が劣化することが多く、これを避けるためにも注意が
必要であろう。
本発明は上記した問題点に鑑みなされたもので工程数を
１つも増加することなく保護ダイオードを内蔵させるこ
とが可能である。その要点は平面面とともに本発明の実
施例について説明する。
１つも増加することなく保護ダイオードを内蔵させるこ
とが可能である。その要点は平面面とともに本発明の実
施例について説明する。
まず第３図（ＩＬ）に示したように絶縁性基板、例えば
ガラス板１上に選択的に島状の第１の非晶質シリコン層
２を被着形成する。その膜厚は１００八以上あればよく
また不純物の添加は不要である。
ガラス板１上に選択的に島状の第１の非晶質シリコン層
２を被着形成する。その膜厚は１００八以上あればよく
また不純物の添加は不要である。
ついで全面に大量のｎ型不純物、例えば燐を含んだ第２
の非晶質シリコン層３を膜厚２００人で被着する。ひき
つづき第３図（ｂ）に示したように膜厚・５００人で窒
化シリコン膜４を高上に選択的に被着形成し、基板１の
周辺で金属電極６と前記３とを接続し酸素プラズマの発
生領域に対して正のバイアスを与えプラズマ陽極酸化を
行なう。酸化条件は圧力０．１Ｔｏｒｒ、バイアス３０
０ Ｖ、基板温度３００°Ｃである。約２〜３時間後に
は窒化シリコン膜４で被覆されていない第２の非晶質シ
リコン層は酸化シリコン膜に変換されて膜厚は４００人
に増大する。その後第３図（Ｃ）に示したように窒化シ
リコン膜４および酸化シリコン膜６を選択的に除去して
第２の非晶質シリコン層３′を露出するための開口部７
および第１の非晶質シリコン層２を露出するための開口
部８を形成する。この工程においては被食刻材が窒化シ
リコン膜゛と酸化シリコン膜の２種類あるのでその材質
による選択比の違いを利用して、まずフレオン系ガスプ
ラズマで窒化シリコン膜を食刻し、つぎに弗酸系の食刻
液で酸化シリコン膜を食刻すればマスク工程は１回でよ
い。そして第３図（１１）に示したように金属、例えば
ｐｔの選択的被着形成を行なって本発明によるダイオー
ドが完成する。燐を大量に含む第２の非晶質シリコン３
′と接触するオーミック電極９がカソードを形成し、不
純物をほとんど含まない第１の非晶質シリコン層２と接
触する整流電極１０ｆ）ニアノードを形成することは言
うまでもない。
の非晶質シリコン層３を膜厚２００人で被着する。ひき
つづき第３図（ｂ）に示したように膜厚・５００人で窒
化シリコン膜４を高上に選択的に被着形成し、基板１の
周辺で金属電極６と前記３とを接続し酸素プラズマの発
生領域に対して正のバイアスを与えプラズマ陽極酸化を
行なう。酸化条件は圧力０．１Ｔｏｒｒ、バイアス３０
０ Ｖ、基板温度３００°Ｃである。約２〜３時間後に
は窒化シリコン膜４で被覆されていない第２の非晶質シ
リコン層は酸化シリコン膜に変換されて膜厚は４００人
に増大する。その後第３図（Ｃ）に示したように窒化シ
リコン膜４および酸化シリコン膜６を選択的に除去して
第２の非晶質シリコン層３′を露出するための開口部７
および第１の非晶質シリコン層２を露出するための開口
部８を形成する。この工程においては被食刻材が窒化シ
リコン膜゛と酸化シリコン膜の２種類あるのでその材質
による選択比の違いを利用して、まずフレオン系ガスプ
ラズマで窒化シリコン膜を食刻し、つぎに弗酸系の食刻
液で酸化シリコン膜を食刻すればマスク工程は１回でよ
い。そして第３図（１１）に示したように金属、例えば
ｐｔの選択的被着形成を行なって本発明によるダイオー
ドが完成する。燐を大量に含む第２の非晶質シリコン３
′と接触するオーミック電極９がカソードを形成し、不
純物をほとんど含まない第１の非晶質シリコン層２と接
触する整流電極１０ｆ）ニアノードを形成することは言
うまでもない。
第４図は本発明によるダイオードの平面図でムーム′、
およびＢ −Ｂ’線上の断面図がそれぞれ第３図（ｄ）
、 （ｅ）に対応している。第６図はアノード°と力
・ソードの位置関係が逆転した場合の工程断面図を示す
第２の実施例である。
およびＢ −Ｂ’線上の断面図がそれぞれ第３図（ｄ）
、 （ｅ）に対応している。第６図はアノード°と力
・ソードの位置関係が逆転した場合の工程断面図を示す
第２の実施例である。
に行なわれるＭＯＳ）ランジスタの工程断面図を示ス。
ＭＯＳ）ランジスタの場合には島状の第１の非晶質シリ
コン層２上に被着形成された酸化シリコン膜６′がゲー
ト酸化膜を構成し、またソース・ドレイン電極配線１３
．１４は燐を大量に含む第２の非晶質シリコン層１１．
１２’ｉ介して非晶質シリコン層２に接続している点に
特徴がある。したがって第６図に示したＭＯＳ）ランジ
スタはｎチャネル動作であり、本発明による保護ダイオ
ードのカソード９はゲート１５に、またアノード１ｏは
ノース１３に接続されるように金属配線がなされる。
コン層２上に被着形成された酸化シリコン膜６′がゲー
ト酸化膜を構成し、またソース・ドレイン電極配線１３
．１４は燐を大量に含む第２の非晶質シリコン層１１．
１２’ｉ介して非晶質シリコン層２に接続している点に
特徴がある。したがって第６図に示したＭＯＳ）ランジ
スタはｎチャネル動作であり、本発明による保護ダイオ
ードのカソード９はゲート１５に、またアノード１ｏは
ノース１３に接続されるように金属配線がなされる。
以上の説明からも明らかなように本発明において上平面
型のショットキダイオードがＭＯＳ）ランジスタの作製
と同時に行なわれるという特長があり、平面型であるた
め保護ダイオードとしての保護能力が小さい欠点を補な
って余りある効果が得られる。
型のショットキダイオードがＭＯＳ）ランジスタの作製
と同時に行なわれるという特長があり、平面型であるた
め保護ダイオードとしての保護能力が小さい欠点を補な
って余りある効果が得られる。
非晶質シリコンの被着方法はグロー放電、ス・；ツタ、
ＯＶＤのいずれの方法でもよく、また水素プラズマ処理
やレーザアニールなどによって非晶質シリコンか−・部
結晶化しても本発明の主旨が適用できることは言うまで
もない。金属配線電極はｐｔの他にもＩｒ 、 Ｐｄ
、 Ｒｈなど多くの金属材が使用可能である。
ＯＶＤのいずれの方法でもよく、また水素プラズマ処理
やレーザアニールなどによって非晶質シリコンか−・部
結晶化しても本発明の主旨が適用できることは言うまで
もない。金属配線電極はｐｔの他にもＩｒ 、 Ｐｄ
、 Ｒｈなど多くの金属材が使用可能である。
第１図ａ、ｂはＭＯＳ）ランジスタと保護ダイオードの
関係を示す等価回路図、第２図ａ、ｂは非晶質シリコン
で構成されたダイオードの断面図、第３図ａ、ｂ、ｃ、
ａ、ｅおよび第６図ａ、ｂ。 ｃ、ｄは本発明によるショットキダイオードの断面図、
第４図は同じく平面図、第６図ａ、ｂ、ｃ、ｄは本発明
によるダイオードの作製と同時に得られるＭＯＳ）ラン
ジスタの断面図である。 １・・・・・・絶縁性基板、２・・・・・・非晶質シリ
コン層、３．３’、１１．１２・・・・・・ｎ形不純物
を含む非晶質シリコン層、４・・・・・・窒化シリコン
膜、６・・・・・・金属電極、６．６′・・・・・・酸
化シリコン膜、９・・・・・・カンード電極、１０・・
・・・・アノード電極、１３．１４・・・・・・ソース
争ドレイン電極、１６・・・・・・ゲート電極、１０６
・・・・・・保すコン、２ｏ６＆・・・・・・ｎ形不純
物を大量に含む非晶質シリコン、２０５ｂ・・・・・・
不純物をほとんど含まない非晶質シリコン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第３図 第４図 ＠５図 ｊ 第５図 第６図 ’ｌｆ
関係を示す等価回路図、第２図ａ、ｂは非晶質シリコン
で構成されたダイオードの断面図、第３図ａ、ｂ、ｃ、
ａ、ｅおよび第６図ａ、ｂ。 ｃ、ｄは本発明によるショットキダイオードの断面図、
第４図は同じく平面図、第６図ａ、ｂ、ｃ、ｄは本発明
によるダイオードの作製と同時に得られるＭＯＳ）ラン
ジスタの断面図である。 １・・・・・・絶縁性基板、２・・・・・・非晶質シリ
コン層、３．３’、１１．１２・・・・・・ｎ形不純物
を含む非晶質シリコン層、４・・・・・・窒化シリコン
膜、６・・・・・・金属電極、６．６′・・・・・・酸
化シリコン膜、９・・・・・・カンード電極、１０・・
・・・・アノード電極、１３．１４・・・・・・ソース
争ドレイン電極、１６・・・・・・ゲート電極、１０６
・・・・・・保すコン、２ｏ６＆・・・・・・ｎ形不純
物を大量に含む非晶質シリコン、２０５ｂ・・・・・・
不純物をほとんど含まない非晶質シリコン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第３図 第４図 ＠５図 ｊ 第５図 第６図 ’ｌｆ
Claims (3)
- （１）絶縁性基板上に選択的に被着形成された島状の第
１の非単結晶シリコン層上にｎ形不純物を含む第２の非
単結晶シリコン層と酸化シリコン膜が選択的に被着形成
され、第２の非単結晶シリコン層にはカソードとなる、
また酸化シリコン膜に形成された開口部を含んで第１の
非単結晶シリコン層にはアノードとなる金属配線路が選
択的に被着形成されていることを騎徴とするダイオード
。 - （２）絶縁性基板上に選択的に被着形成された島状の第
１の非単結晶シリコン層上に酸化シリコン膜とその表面
に窒化シリコン膜を被着されたｎ形不純物を含む第２の
非単結晶シリコン層が選択的に被着され、前記酸化シリ
コン膜に形成された開口部を含んで第１の非単結晶シリ
コン層にはアノードとなる、また前記窒化シリコン膜に
形成された開口部を含んで第２の非単結晶シリコン層に
はカソードとなる金属配線路が選択的に被着形成されて
いることを特徴とするダイオード。 - （３）絶縁性基板上に島状の第１の非単結晶シリコン層
を選択的に被着形成する工程と、全面にｎ形不純物を含
む第２の非単結晶シリコン層を被着する工程と、第１の
非単結晶シリコン層の高上または島の周辺上に窒化シリ
コン膜を選択的に被着形成する工程と、プラズマ陽極酸
化によって第２の非単結晶シリコン層を選択的に酸化シ
リコン膜に変換する工程を含み、窒化シリコン膜を一部
または全部除去して第２の非単結晶シリコン層を部分的
に露出するとともに酸化シリコン膜に開口部を形成して
第１の非単結晶シリコン層を部分的に露出し、露出され
た第１および゛第２の非単結晶シリコン層に選択的に金
属配線を被着形成することを特徴とするダイオードの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106810A JPS587874A (ja) | 1981-07-07 | 1981-07-07 | ダイオ−ドおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106810A JPS587874A (ja) | 1981-07-07 | 1981-07-07 | ダイオ−ドおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587874A true JPS587874A (ja) | 1983-01-17 |
Family
ID=14443194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106810A Pending JPS587874A (ja) | 1981-07-07 | 1981-07-07 | ダイオ−ドおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326712A (en) * | 1991-12-03 | 1994-07-05 | Samsung Electronics Co., Ltd. | Method for manufacturing a thin film transistor |
-
1981
- 1981-07-07 JP JP56106810A patent/JPS587874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5326712A (en) * | 1991-12-03 | 1994-07-05 | Samsung Electronics Co., Ltd. | Method for manufacturing a thin film transistor |
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