JPS5880564A - 電圧検出回路 - Google Patents
電圧検出回路Info
- Publication number
- JPS5880564A JPS5880564A JP56179468A JP17946881A JPS5880564A JP S5880564 A JPS5880564 A JP S5880564A JP 56179468 A JP56179468 A JP 56179468A JP 17946881 A JP17946881 A JP 17946881A JP S5880564 A JPS5880564 A JP S5880564A
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- JP
- Japan
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- terminal
- circuit
- transistor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は電源電圧が低下したことを検出することのでき
る相補ＭＯＳ型の検出回路に関するものである。
る相補ＭＯＳ型の検出回路に関するものである。
この種の電圧検出回路を相補ＭＯ８型半導体集積回路に
使用する場合、基準となる検出電圧を抵抗分割等で構成
した場合、消費電力を低減するために、高抵抗が必要で
ある。この高抵抗を、たとえば；集積回路内で実現する
ためには、非常に大きな面積となり不都合である。また
基準となる検出電圧を定電圧回路で、構成することもで
きるが、回路構成が複雑となる。
使用する場合、基準となる検出電圧を抵抗分割等で構成
した場合、消費電力を低減するために、高抵抗が必要で
ある。この高抵抗を、たとえば；集積回路内で実現する
ためには、非常に大きな面積となり不都合である。また
基準となる検出電圧を定電圧回路で、構成することもで
きるが、回路構成が複雑となる。
本発明は、これらの欠点を除去し、少数のＭＯ８型トラ
ンジスタで基準電圧を発生させることによって、低消費
電力の電源電圧降下検出回路を提供するものである。
ンジスタで基準電圧を発生させることによって、低消費
電力の電源電圧降下検出回路を提供するものである。
以下に本発明の実施例について詳細に説明する。
第１図は本発明を適用した一実施例であり、１はよく知
られた相補ＭＯ８型トランジスタＷアクティブロード形
の差動増幅回路であシ、２および３は同回路中の電源端
子である。４は上記差動増幅回路中のバイアス用ＭＯ８
型トランジスタであシ、そのゲート端子は該ＭＯ８型ト
ランジスタ４が常に導通状態を維持しうるように、例え
ば電源端子２に接続する。６．６は差動増幅回路の入力
端子であり、６には検出したい電圧を印加し、６には比
較すべき基準となる電圧を印加する。７は差動増幅回路
の出力端子で、端子６の入力が端子６の入力より高い場
合は、電源端子２に近い電圧を出力し、端子５０入力が
端子６０入力より１↓（い場合は、電源端子３に近い電
圧を出力する。８は検出の基準となる電圧を発生させ、
この電圧を上記差動増幅回路１の入力端子６に供給する
だめの電圧発生回路であり、この回路中、９はゲート：
ドレイン両端子を共通接続したＰチャネルＭＯ８型トラ
ンジスタで、１ｏはＮチャネルＭＯ８型トランジスタで
あって、このゲートは、該ＭＯ８型トランジスタ１ｏを
常時導通状態に維持しうる直流ゲートバイアスが与えら
れるように、例えば、電源端子２に接続されている。
られた相補ＭＯ８型トランジスタＷアクティブロード形
の差動増幅回路であシ、２および３は同回路中の電源端
子である。４は上記差動増幅回路中のバイアス用ＭＯ８
型トランジスタであシ、そのゲート端子は該ＭＯ８型ト
ランジスタ４が常に導通状態を維持しうるように、例え
ば電源端子２に接続する。６．６は差動増幅回路の入力
端子であり、６には検出したい電圧を印加し、６には比
較すべき基準となる電圧を印加する。７は差動増幅回路
の出力端子で、端子６の入力が端子６の入力より高い場
合は、電源端子２に近い電圧を出力し、端子５０入力が
端子６０入力より１↓（い場合は、電源端子３に近い電
圧を出力する。８は検出の基準となる電圧を発生させ、
この電圧を上記差動増幅回路１の入力端子６に供給する
だめの電圧発生回路であり、この回路中、９はゲート：
ドレイン両端子を共通接続したＰチャネルＭＯ８型トラ
ンジスタで、１ｏはＮチャネルＭＯ８型トランジスタで
あって、このゲートは、該ＭＯ８型トランジスタ１ｏを
常時導通状態に維持しうる直流ゲートバイアスが与えら
れるように、例えば、電源端子２に接続されている。
この回路構成体８によれば、９．１０のトランジスタの
大きさを適当に組み合わせることにより、基準になる電
圧を決めることができる。
大きさを適当に組み合わせることにより、基準になる電
圧を決めることができる。
第２図は他の実施例で、１〜７は第１図と同一要素であ
り、検出基準となる電圧を発生する回路８ａは、Ｐチャ
ネルＭＯ８型トランジスター１とＮチャネルＭＯ８型゛
トランジスター２で構成され、ＰチャネルＭＯ３型トラ
ンジスター１が常に導通状態を維持しうるように、その
ゲート端子を例えば電源端子３に接続されている。Ｎチ
ャネルＭＯ８型トランジスター２は、ゲート、ドレイン
端子を共通接続している。
り、検出基準となる電圧を発生する回路８ａは、Ｐチャ
ネルＭＯ８型トランジスター１とＮチャネルＭＯ８型゛
トランジスター２で構成され、ＰチャネルＭＯ３型トラ
ンジスター１が常に導通状態を維持しうるように、その
ゲート端子を例えば電源端子３に接続されている。Ｎチ
ャネルＭＯ８型トランジスター２は、ゲート、ドレイン
端子を共通接続している。
第３図は、別の実施例であり、差動増幅回路１′が、前
記第１図示の実施例回路に対比して、ＮチャネルＭＯ８
型バイアス用トランジスタ４のソース端子１３と電源端
子３の間に、ＮチャネルＭＯ誉 Ｓ型トランジスター４を継続接続したものであシ、該ト
ランジスター４のゲート１７には制御信号を印加する。
記第１図示の実施例回路に対比して、ＮチャネルＭＯ８
型バイアス用トランジスタ４のソース端子１３と電源端
子３の間に、ＮチャネルＭＯ誉 Ｓ型トランジスター４を継続接続したものであシ、該ト
ランジスター４のゲート１７には制御信号を印加する。
また、基準電圧発生回路８′ も、バイアス用トランジ
スター０のソース端子１６と電源端子３との間に、Ｎチ
ャネルＭＯ８型トランジスタ１６を縦続接続しており、
該トランジスタ１６のゲートにも、上記ＭＯ８型トラン
ジスタ１４のゲートへ印加するものと同一の信号を、印
加する。
スター０のソース端子１６と電源端子３との間に、Ｎチ
ャネルＭＯ８型トランジスタ１６を縦続接続しており、
該トランジスタ１６のゲートにも、上記ＭＯ８型トラン
ジスタ１４のゲートへ印加するものと同一の信号を、印
加する。
この実施例回路によれば、第１図示の例にくらべて消費
電力が低減できる。第４図は、上記第３図示の例のよう
な消費電力低減の回路構成を第２図示の回路例に付加的
に組み入れ、差動増幅回路１′ および基準電圧発生回
路８警を構成したもので、これによれば第２図示のもの
より一段と消費電力低減の効用がある。
電力が低減できる。第４図は、上記第３図示の例のよう
な消費電力低減の回路構成を第２図示の回路例に付加的
に組み入れ、差動増幅回路１′ および基準電圧発生回
路８警を構成したもので、これによれば第２図示のもの
より一段と消費電力低減の効用がある。
なお、上述の各実施例回路中、１８．１９は差動増幅回
路を構成するＭＯ８型トランジスタであり、２０．２１
は上記各ＭＯ８型トランジスタの負荷として作用するＭ
Ｏ８型トランジスタである。。
路を構成するＭＯ８型トランジスタであり、２０．２１
は上記各ＭＯ８型トランジスタの負荷として作用するＭ
Ｏ８型トランジスタである。。
水晶腕時計などのように、小型の電池を電源として使用
する機器においては、その消費電力を極力、低く押える
ことが極めて重要であり、電池より低い電圧を出力でき
る回路例えば容量による電源電圧分圧回路を用い、その
出力で内部の回路を駆動している場合が多い。電池電源
の電圧低下にともなって、この内部回路駆動用の電圧が
低下した時に、水晶発振が停止しないように、電源電圧
値の低下を検出したときは１例えば、電池電圧を直接内
部回路に供給するような、いわゆる、電源切換え手段を
設けることが必要である。
する機器においては、その消費電力を極力、低く押える
ことが極めて重要であり、電池より低い電圧を出力でき
る回路例えば容量による電源電圧分圧回路を用い、その
出力で内部の回路を駆動している場合が多い。電池電源
の電圧低下にともなって、この内部回路駆動用の電圧が
低下した時に、水晶発振が停止しないように、電源電圧
値の低下を検出したときは１例えば、電池電圧を直接内
部回路に供給するような、いわゆる、電源切換え手段を
設けることが必要である。
従って、本発明の電源電圧降下検出回路は上述のような
電源切換え手段と組み合わせることによって、さらに電
池使用上の実効的寿命を引きのばすことが可能であり、
機器の保守を容易にし、一層の長寿命比を図ることがで
きる。
電源切換え手段と組み合わせることによって、さらに電
池使用上の実効的寿命を引きのばすことが可能であり、
機器の保守を容易にし、一層の長寿命比を図ることがで
きる。
第１図ないし第４図の各回路構成は本発明の各実施例で
あり、第１図はＰチャネルＭＯ８型トランジスタのゲー
ト、ドレイン端子を接続したアクティブロード形ソース
接地の相補ＭＯ８型基準電圧発生回路と、相補ＭＯＳ型
でアクティブロード形差動増幅器とを接続した電圧検出
回路図、第２図は相補ＭＯ８型基準電圧発生回路にＮチ
ャネルＭＯ８型トランジスタのゲート、ドレイン端子を
接続したアクティブロード形ソース接地回路を用いた電
圧検出回路図、第３図、第４図は、電流低減用ＭＯ８型
トランジスタを接続した電圧検出回路図である。 ６・・・・・・被検出入力端子、６・・・・・・検出基
準入力端子、７・・・・・・出力端子、８・・・・・・
検出基準電圧発生回路、９・・・・・・ゲート、ドレイ
ン端子を接続したＰチャネルＭＯ８型トランジスタ、１
０゜１１・・・・・−バイアス用ＭＯ８型トランジスタ
％１２・・・・・・ゲ〜ト、ドレイン端子を接続したＮ
チャネルＭＯ８型トランジスタ、１３・・・・・・ＭＯ
８型トランジスタ４のソース端子、１４．１６・・・・
・・制御用ＭＯ８型トランジスタ、１６・・・・・・ト
ランジスタ１６のドレイン端子、１７・・・・・・トラ
ンジスタ１４および１６のゲート端子、１８．１９・・
・・・ＮチャネルＭＯ８型トランジスタ、２０．２１・
・・・ＰチャネルＭＯ５型トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 １図 第２図 １１ｎ ／
あり、第１図はＰチャネルＭＯ８型トランジスタのゲー
ト、ドレイン端子を接続したアクティブロード形ソース
接地の相補ＭＯ８型基準電圧発生回路と、相補ＭＯＳ型
でアクティブロード形差動増幅器とを接続した電圧検出
回路図、第２図は相補ＭＯ８型基準電圧発生回路にＮチ
ャネルＭＯ８型トランジスタのゲート、ドレイン端子を
接続したアクティブロード形ソース接地回路を用いた電
圧検出回路図、第３図、第４図は、電流低減用ＭＯ８型
トランジスタを接続した電圧検出回路図である。 ６・・・・・・被検出入力端子、６・・・・・・検出基
準入力端子、７・・・・・・出力端子、８・・・・・・
検出基準電圧発生回路、９・・・・・・ゲート、ドレイ
ン端子を接続したＰチャネルＭＯ８型トランジスタ、１
０゜１１・・・・・−バイアス用ＭＯ８型トランジスタ
％１２・・・・・・ゲ〜ト、ドレイン端子を接続したＮ
チャネルＭＯ８型トランジスタ、１３・・・・・・ＭＯ
８型トランジスタ４のソース端子、１４．１６・・・・
・・制御用ＭＯ８型トランジスタ、１６・・・・・・ト
ランジスタ１６のドレイン端子、１７・・・・・・トラ
ンジスタ１４および１６のゲート端子、１８．１９・・
・・・ＮチャネルＭＯ８型トランジスタ、２０．２１・
・・・ＰチャネルＭＯ５型トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 １図 第２図 １１ｎ ／
Claims (1)
- （１）−の導電チャネルＭＯ８型第１トランジスタのソ
ース電極を電源の一方の端子に接続し、上記第１トラン
ジスタのゲート電極とドレイン電極を短絡し、上記第１
トランジスタの上記ドレイン電極と上記電源の他方の端
子との間に他の導電チャネルＭＯ８型第２トランジスタ
を接続し、上記第２トランジスタのゲート電極にこれを
常時導通せしめるように直流ゲートバイアスを印加した
基準電圧発生回路と、前記両トランジスタの接続点の電
圧を一方の入力とし、他方の入力に被検出電圧を印加せ
しめる相補ＭＯ８型差動増幅回路とをそなえたことを特
徴とする電圧検出回路、（２）基準電圧発生回路および
差動増幅回路の一方あるいは両方の回路に制御入力端子
をもつＭＯＳトランジスタを縦続封有したことを特徴と
する特許請求の範囲第１項記載の電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179468A JPS5880564A (ja) | 1981-11-09 | 1981-11-09 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179468A JPS5880564A (ja) | 1981-11-09 | 1981-11-09 | 電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5880564A true JPS5880564A (ja) | 1983-05-14 |
Family
ID=16066371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179468A Pending JPS5880564A (ja) | 1981-11-09 | 1981-11-09 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880564A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1720256A3 (en) * | 2005-05-02 | 2007-02-21 | Seiko Epson Corporation | Line receiver circuit |
| JP2008511815A (ja) * | 2004-07-23 | 2008-04-17 | ビョコード イセル フランス ソシエテ アノニム | 生体内診断用総合自動分析装置 |
| US7959878B2 (en) | 2006-01-25 | 2011-06-14 | Immunodiagnostic System France | Unit cuvette for analyzing a biological fluid, automatic device for in vitro analysis |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221870A (en) * | 1975-08-11 | 1977-02-18 | Seiko Instr & Electronics Ltd | Circuit for detecting battery voltage |
| JPS54155872A (en) * | 1978-05-29 | 1979-12-08 | Nippon Precision Circuits | Power voltage detection circuit |
-
1981
- 1981-11-09 JP JP56179468A patent/JPS5880564A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221870A (en) * | 1975-08-11 | 1977-02-18 | Seiko Instr & Electronics Ltd | Circuit for detecting battery voltage |
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| JP2008511815A (ja) * | 2004-07-23 | 2008-04-17 | ビョコード イセル フランス ソシエテ アノニム | 生体内診断用総合自動分析装置 |
| US7943100B2 (en) | 2004-07-23 | 2011-05-17 | Immunodiagnostic System France | Cuvette for in vitro diagnosis |
| US7998432B2 (en) | 2004-07-23 | 2011-08-16 | Immunodiagnostic System France | Multidisciplinary automatic analyzer for in vitro diagnosis |
| JP4922931B2 (ja) * | 2004-07-23 | 2012-04-25 | ビョコード イセル フランス ソシエテ アノニム | 生体内診断用総合自動分析装置 |
| EP1720256A3 (en) * | 2005-05-02 | 2007-02-21 | Seiko Epson Corporation | Line receiver circuit |
| US7408385B2 (en) | 2005-05-02 | 2008-08-05 | Seiko Epson Corporation | Receiver circuit, differential signal receiver circuit, interface circuit, and electronic instrument |
| US7959878B2 (en) | 2006-01-25 | 2011-06-14 | Immunodiagnostic System France | Unit cuvette for analyzing a biological fluid, automatic device for in vitro analysis |
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