JPS5882518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5882518A JPS5882518A JP56179709A JP17970981A JPS5882518A JP S5882518 A JPS5882518 A JP S5882518A JP 56179709 A JP56179709 A JP 56179709A JP 17970981 A JP17970981 A JP 17970981A JP S5882518 A JPS5882518 A JP S5882518A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- substrate
- impurity
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するもので、特に接
合深さの浅いｐｎ接合を有する高耐圧半導体装置の製造
方法に関するものである。
合深さの浅いｐｎ接合を有する高耐圧半導体装置の製造
方法に関するものである。
半導体装置の耐圧は種々の要因で決定されるがｐｎ接合
をもつ半導体装置たとえばトランジスタダイオード等に
おいては、ｐｎ接合自身の耐圧が最も重要な耐圧決定因
子の一つであることは周知の通りである。現在、半導体
装置に用いるｐｎ接合は、大部分がいわゆるプレーナ技
術で形成されているが、プレーナ技術で形成されたｐｎ
接合は、接合面の一部がわん曲しているために、理想的
な平面接合より低い耐圧をもつこともよく知られた事実
である。
をもつ半導体装置たとえばトランジスタダイオード等に
おいては、ｐｎ接合自身の耐圧が最も重要な耐圧決定因
子の一つであることは周知の通りである。現在、半導体
装置に用いるｐｎ接合は、大部分がいわゆるプレーナ技
術で形成されているが、プレーナ技術で形成されたｐｎ
接合は、接合面の一部がわん曲しているために、理想的
な平面接合より低い耐圧をもつこともよく知られた事実
である。
第１図は従来のプレーナ技術で形成されたｐｎ接合を模
式的に示した断面図である。図において、１は半導体基
板、２は基板１と逆の導電形をもつ不純物添加領域、６
は不純物添加に際してマスク層となる絶縁膜（通常はシ
リコン°酸化膜）、４はマスク層となる絶縁膜６に設け
られた開口部であって不純物はここから領域２に向って
拡散される。
式的に示した断面図である。図において、１は半導体基
板、２は基板１と逆の導電形をもつ不純物添加領域、６
は不純物添加に際してマスク層となる絶縁膜（通常はシ
リコン°酸化膜）、４はマスク層となる絶縁膜６に設け
られた開口部であって不純物はここから領域２に向って
拡散される。
領域２と基板１との境界部にｐｎ接合が形成されるが、
その接合面は平面部５および曲面部６より成る。ｐｎ接
合の両側には空乏層７が形成されている。空乏層内の最
大電界は平面部５よりも曲面部乙において強く、しかも
曲率が大きい程（すなわち曲率半径が小さい程）強くな
る。
その接合面は平面部５および曲面部６より成る。ｐｎ接
合の両側には空乏層７が形成されている。空乏層内の最
大電界は平面部５よりも曲面部乙において強く、しかも
曲率が大きい程（すなわち曲率半径が小さい程）強くな
る。
従ってｐｎ接合の耐圧を高めるためには曲面部乙の曲率
半径を大きくし、この部分での最大電界を弱める必要が
ある。不純物拡散係数の水平力−向と垂直方向でのわず
かな差を無視すれば曲面部６は開口部４の端８を中心と
する円筒面もしくは球面に近い形状となる。従ってその
曲率半径を大きくするためにはｐｎ接合の深さを深くす
ることが必要不可欠となる。この様な事情により従来の
高耐圧半導体装置においては深いｐｎ接合が用いられて
いた。。このため以下の様な欠点があった。
半径を大きくし、この部分での最大電界を弱める必要が
ある。不純物拡散係数の水平力−向と垂直方向でのわず
かな差を無視すれば曲面部６は開口部４の端８を中心と
する円筒面もしくは球面に近い形状となる。従ってその
曲率半径を大きくするためにはｐｎ接合の深さを深くす
ることが必要不可欠となる。この様な事情により従来の
高耐圧半導体装置においては深いｐｎ接合が用いられて
いた。。このため以下の様な欠点があった。
（：）深い接合を形成するために高温・長時間の熱処理
が必要であり、製造効率が低下すると共に、結晶欠陥の
発生等による歩留りの低下をまねき易い０ （１ｉ）不純物の横方向拡散量が大きいために素子の占
有面積が大きい。
が必要であり、製造効率が低下すると共に、結晶欠陥の
発生等による歩留りの低下をまねき易い０ （１ｉ）不純物の横方向拡散量が大きいために素子の占
有面積が大きい。
（ｉｉ＋ ）高耐圧素子と低耐圧素子を同一半導体基板
上に、同一製造プロセスで集積化する場合に、低耐圧素
子も深い接合で形成されるためその性能（たとえば速度
特性）が悪く、また占有面積が太きいために集積度も上
らない。
上に、同一製造プロセスで集積化する場合に、低耐圧素
子も深い接合で形成されるためその性能（たとえば速度
特性）が悪く、また占有面積が太きいために集積度も上
らない。
この様な欠点を回避するため浅い接合により高耐圧を実
現する方法も伝＜つか提案されている。
現する方法も伝＜つか提案されている。
第２図はその一例の説明図であって、半導体基板２１に
まず深い接合２２を形成した後に基板表面を面２３まで
研摩し接合深さを浅く見せるものである。しかしこの方
法では最初に深い接合を形成するため高温・長時間の熱
処理は依然として必要であり、従来技術の欠点は本質的
には回避されていない。さらに研摩工程は複雑で制御の
難かしい手作業が多く、製造コストの増大を避けられた
い。また研摩の誤差を考慮すると、あまり浅い接合は作
れないという欠点もある。 １第３図は他の
一例の説明図であって、半導体基板６１に浅い接合３２
を形成した後、接合のわん曲部分３３をエツチングによ
り除去することによって高耐圧化を図るものである。こ
の方法は深い接合の形成にかかわる問題はすべて回避で
きるが１エツチ／グによって形成された溝部３４の段差
のために配線技術が難かしくなるという欠点がある。
まず深い接合２２を形成した後に基板表面を面２３まで
研摩し接合深さを浅く見せるものである。しかしこの方
法では最初に深い接合を形成するため高温・長時間の熱
処理は依然として必要であり、従来技術の欠点は本質的
には回避されていない。さらに研摩工程は複雑で制御の
難かしい手作業が多く、製造コストの増大を避けられた
い。また研摩の誤差を考慮すると、あまり浅い接合は作
れないという欠点もある。 １第３図は他の
一例の説明図であって、半導体基板６１に浅い接合３２
を形成した後、接合のわん曲部分３３をエツチングによ
り除去することによって高耐圧化を図るものである。こ
の方法は深い接合の形成にかかわる問題はすべて回避で
きるが１エツチ／グによって形成された溝部３４の段差
のために配線技術が難かしくなるという欠点がある。
また高耐圧素子として重要なｐｎｐｎスイッチ等に適用
した場合には溝の存在のために少数キャリアの横方向輸
送が妨げられ、オン抵抗、オン電圧。
した場合には溝の存在のために少数キャリアの横方向輸
送が妨げられ、オン抵抗、オン電圧。
保持電流などの増大を招くという欠点もある。
本発明はこれらの欠点を除去するために、高耐圧接合を
形成する半導体基板の表面に、あらかじめ当該半導体基
板におけるよりも不純物の拡散係数の大きい物質層を形
成し、半導体基板への不純物の縦方向拡散と同時に、拡
散係数の大きい物質層に治った横方向拡散を生せしめ、
これによって接合のわん曲部の曲率半径を太きくし、浅
い接合で高耐圧を実現するものである。
形成する半導体基板の表面に、あらかじめ当該半導体基
板におけるよりも不純物の拡散係数の大きい物質層を形
成し、半導体基板への不純物の縦方向拡散と同時に、拡
散係数の大きい物質層に治った横方向拡散を生せしめ、
これによって接合のわん曲部の曲率半径を太きくし、浅
い接合で高耐圧を実現するものである。
以下、本発明を実施例によって詳細に説明する。
第４図（ａ）〜（ｆ）は本発明の一実施例の半導体装置
の製造工程説明図で、工程順に模式的な断面を示してい
る。図の順番に対応させて説明する。
の製造工程説明図で、工程順に模式的な断面を示してい
る。図の順番に対応させて説明する。
（ａ）：図において、４１は高比抵抗シリコン単結晶基
板で、不純物濃度は例えば５Ｘ１０／Ｃｍ４２は基板４
１に比べて不純物拡散係数の大きい（例えば１０〜１０
０倍）物質層で、基板上に例えば通常のＣＶＤ法で厚さ
１０００〜５ｏｏｏｘに形成されている。該物質層４２
としては多結晶シリコン層、あるいは、ｐｎ接合を形成
するだめの不純物とは異なる不純物（酸素または窒素等
）をあらかじめ添加また多結晶シリコン層を用いるのが
簡便である。後者の場合、酸素または窒素等の濃度を変
えることにより、その後に添加する不純物の拡散係数を
ある程度自由に制御できる利点がある。なお、本実施例
の場合には厚さ３０００１の多結晶シリコン層を用いた
。
板で、不純物濃度は例えば５Ｘ１０／Ｃｍ４２は基板４
１に比べて不純物拡散係数の大きい（例えば１０〜１０
０倍）物質層で、基板上に例えば通常のＣＶＤ法で厚さ
１０００〜５ｏｏｏｘに形成されている。該物質層４２
としては多結晶シリコン層、あるいは、ｐｎ接合を形成
するだめの不純物とは異なる不純物（酸素または窒素等
）をあらかじめ添加また多結晶シリコン層を用いるのが
簡便である。後者の場合、酸素または窒素等の濃度を変
えることにより、その後に添加する不純物の拡散係数を
ある程度自由に制御できる利点がある。なお、本実施例
の場合には厚さ３０００１の多結晶シリコン層を用いた
。
（ｂ）：不純物拡散係数の大きい物質層（以下、単に層
と略記する）４２の上に不純物拡散に対するマスク材４
３を形成し、開口部４４を通常の写真蝕刻技術を用いて
形成する。該マスク材４３としては例えばＣＶＤ法で形
成した酸化シリコン膜を用いるのが簡便である。開口部
４４より不純物を添加し、不純物添加、領域４５を形成
する。領域４５は層４２の中に形成されてもよいし、若
干基板４１の中にはみ出してもよい。不純物としては基
板４１がｎ形シリコンである場合にはボロン、基板４１
がｐ形シリコンである場合にはリン、砒素、アンチモー
ン等がよく、その濃度は形成するｐｎ接合の深さくＸ、
）に応じて１Ｘ１ｏ１８〜１×１０２１／Ｃｍ３が選ば
れ、後の熱処理工程の温度１時間等を考慮し１×１０２
０／ｃｍ３近辺に選ぶのが望ましい。本実施例の場合に
は一例としてボロンを３×１０２０／Ｃｍ３添加した６
なお、不純物添加法としてはイオン注入法、熱拡散法の
いずれでもよい。
と略記する）４２の上に不純物拡散に対するマスク材４
３を形成し、開口部４４を通常の写真蝕刻技術を用いて
形成する。該マスク材４３としては例えばＣＶＤ法で形
成した酸化シリコン膜を用いるのが簡便である。開口部
４４より不純物を添加し、不純物添加、領域４５を形成
する。領域４５は層４２の中に形成されてもよいし、若
干基板４１の中にはみ出してもよい。不純物としては基
板４１がｎ形シリコンである場合にはボロン、基板４１
がｐ形シリコンである場合にはリン、砒素、アンチモー
ン等がよく、その濃度は形成するｐｎ接合の深さくＸ、
）に応じて１Ｘ１ｏ１８〜１×１０２１／Ｃｍ３が選ば
れ、後の熱処理工程の温度１時間等を考慮し１×１０２
０／ｃｍ３近辺に選ぶのが望ましい。本実施例の場合に
は一例としてボロンを３×１０２０／Ｃｍ３添加した６
なお、不純物添加法としてはイオン注入法、熱拡散法の
いずれでもよい。
（Ｃ）：次に熱処理によって不純物を領域４５がら基板
４１に向って拡散させる。この時、同時に不純物は層４
２の中を横方向に拡散する。層４２における拡散係数が
基板４１における拡散係数より大きいため、基板４１の
中に形成されろｐｎ接合のわん曲部４６の形状は、図に
見られる如く曲率の緩やかなものとなる。わん曲部４６
の曲率半径と接合深さの関係については後にやや詳しく
述べる。本実施例の場合には上記熱処理を窒素雰囲気中
で１０００℃、７５分間行ない、接合深さＸｊ ≠１μｍを得た。
４１に向って拡散させる。この時、同時に不純物は層４
２の中を横方向に拡散する。層４２における拡散係数が
基板４１における拡散係数より大きいため、基板４１の
中に形成されろｐｎ接合のわん曲部４６の形状は、図に
見られる如く曲率の緩やかなものとなる。わん曲部４６
の曲率半径と接合深さの関係については後にやや詳しく
述べる。本実施例の場合には上記熱処理を窒素雰囲気中
で１０００℃、７５分間行ない、接合深さＸｊ ≠１μｍを得た。
なお、（ｂ）の工程で不純物の添加法として熱拡散法を
用いた場合には、ｐｎ接合形成のだめの熱処理をその後
に行なってもよいし、連続的に行なってもよいし、熱拡
散とｐｎ接合形成を同時進行。
用いた場合には、ｐｎ接合形成のだめの熱処理をその後
に行なってもよいし、連続的に行なってもよいし、熱拡
散とｐｎ接合形成を同時進行。
的に行なってもよい。また、熱拡散の際に拡散源として
例えば不純物添加ガラスや不純物添加多結晶シリコンを
用いた場合には、これらをｐｎ接合形成の前に除去して
もよいし、後に除去してもよい。
例えば不純物添加ガラスや不純物添加多結晶シリコンを
用いた場合には、これらをｐｎ接合形成の前に除去して
もよいし、後に除去してもよい。
（ｄ）：次に酸化性雰囲気中での熱処理により、層４２
を酸化し酸イビ膜層４７に変える。酸化膜層４７は接合
の表面保護膜としての役割を果たすと共に、トランジス
タを形成する場合には次のエミッタ拡散工程における不
純物拡散のマスク材ともなる。本実施例の場合には上記
熱処理をＷｅｔＯ２雰囲気中で１０００℃、約４０分間
行なった。なお、酸化膜層４７は場合によっては層４２
を完全に除去した後に、あらためて基板４１０表面を熱
酸化することによって形成したものであってもよい。
を酸化し酸イビ膜層４７に変える。酸化膜層４７は接合
の表面保護膜としての役割を果たすと共に、トランジス
タを形成する場合には次のエミッタ拡散工程における不
純物拡散のマスク材ともなる。本実施例の場合には上記
熱処理をＷｅｔＯ２雰囲気中で１０００℃、約４０分間
行なった。なお、酸化膜層４７は場合によっては層４２
を完全に除去した後に、あらためて基板４１０表面を熱
酸化することによって形成したものであってもよい。
（ｅ）：酸化膜層４７（開口部４８を設け、ここからベ
ース領域４９の中に、ベース領域４９とは反対の導電形
をもつ不純物を導入してエミッタ領域５０を形成する。
ース領域４９の中に、ベース領域４９とは反対の導電形
をもつ不純物を導入してエミッタ領域５０を形成する。
この工程の間に開口部４８が閉鎖される場合には、エミ
ツ、り領域５０の形成が完了した後に再び開口部４８を
設ける。
ツ、り領域５０の形成が完了した後に再び開口部４８を
設ける。
（ｆ）：続いて、ベース・コンタクト用の開口部５１を
設ける。最後にエミッタ電極５２およびベース電極５３
を形成する。なお、コレクタ電極は図示していないが、
単体トランジスタの場合には基板４１の裏面から、また
集積化されたトランジスタの場合にはベース領域４９に
隣接する適当な位置に酸化膜層４７に開口部を設けて引
出すことができる。
設ける。最後にエミッタ電極５２およびベース電極５３
を形成する。なお、コレクタ電極は図示していないが、
単体トランジスタの場合には基板４１の裏面から、また
集積化されたトランジスタの場合にはベース領域４９に
隣接する適当な位置に酸化膜層４７に開口部を設けて引
出すことができる。
以上の如き工程によって形成される本発明の半導体装置
におけるｐｎ接合の形状について以下に述べる。
におけるｐｎ接合の形状について以下に述べる。
第５図は本発明により形成したｐｎ接合の断面図である
。基板４１の中に形成されるｐｎ接合の形状は、第４図
（ｂ）の状態を出発点とし、基板４１の中への縦方向拡
散係数Ｄｖと、層４２に沿った横方向拡散係数Ｄｌとに
よって定まる。第５図に示すように不純物が基板４１の
中を縦方向にＸ、だけ拡散する間に、層４２に沿って横
方向にＬだけ拡散したとすると、不純物の拡散距離は拡
散係数の平方根に比例するから、ＬとＸｊ との間に
は Ｌ ／ ｘ・＝ＦνＮ （１）」 なる関係がある。上記め関係は不純物拡散の進行に伴う
不純物濃度の変化や拡散係数の不純物濃度依存性を考慮
（入れていない点で、厳密なものではないが本発明の主
旨を理解するだめの第１近似としては十分なものである
。接合のわん曲部４６の平均曲率半径を求めるために、
わん曲部の断面を第５図の点Ａおよび点Ｂを通り、点Ｂ
において平面部に接する円で近似すれば、この円の半径
ｒが平均曲率半径を与える。ｒとＬおよびＸ の間には なる関係がある。関係式（１）を用いれば関係式（２）
は拡散係数を用いて とも表わせる。
。基板４１の中に形成されるｐｎ接合の形状は、第４図
（ｂ）の状態を出発点とし、基板４１の中への縦方向拡
散係数Ｄｖと、層４２に沿った横方向拡散係数Ｄｌとに
よって定まる。第５図に示すように不純物が基板４１の
中を縦方向にＸ、だけ拡散する間に、層４２に沿って横
方向にＬだけ拡散したとすると、不純物の拡散距離は拡
散係数の平方根に比例するから、ＬとＸｊ との間に
は Ｌ ／ ｘ・＝ＦνＮ （１）」 なる関係がある。上記め関係は不純物拡散の進行に伴う
不純物濃度の変化や拡散係数の不純物濃度依存性を考慮
（入れていない点で、厳密なものではないが本発明の主
旨を理解するだめの第１近似としては十分なものである
。接合のわん曲部４６の平均曲率半径を求めるために、
わん曲部の断面を第５図の点Ａおよび点Ｂを通り、点Ｂ
において平面部に接する円で近似すれば、この円の半径
ｒが平均曲率半径を与える。ｒとＬおよびＸ の間には なる関係がある。関係式（１）を用いれば関係式（２）
は拡散係数を用いて とも表わせる。
具体例として第４図に示した実施例において層４２とし
て酸素を含む多結晶シリコンを用いれば、酸素濃度を制
御することによりｘ ＝１μｍに対してＩ＋＝５μｍ程
度にすることは容易である。この場合接合の曲率半径は
（２）式よりｒ＝１６μｍとなる。す々わち深さ１μｍ
の接合を用いて、゛深さ１３μｍの接合に相当する耐圧
を実現することができる。基板４１として比抵抗１５Ω
・ｃｍのｎ形シリコンを用いた場合、深さ１μｍの接合
では従来技術によれば８０Ｖ程度の耐圧となるが、本発
明によれば６５０■程度の耐圧が実現できる。
て酸素を含む多結晶シリコンを用いれば、酸素濃度を制
御することによりｘ ＝１μｍに対してＩ＋＝５μｍ程
度にすることは容易である。この場合接合の曲率半径は
（２）式よりｒ＝１６μｍとなる。す々わち深さ１μｍ
の接合を用いて、゛深さ１３μｍの接合に相当する耐圧
を実現することができる。基板４１として比抵抗１５Ω
・ｃｍのｎ形シリコンを用いた場合、深さ１μｍの接合
では従来技術によれば８０Ｖ程度の耐圧となるが、本発
明によれば６５０■程度の耐圧が実現できる。
なお前記実′施例において、シリコン基板とその上の多
結晶シリコン層との間に例えば〜５００Ｘ程度の厚さを
もつ酸化シリコン膜や酸素を含む多結晶シリコン層等を
設けることも可能であって、その場合には接合の曲率半
径は更に大きくなる。
結晶シリコン層との間に例えば〜５００Ｘ程度の厚さを
もつ酸化シリコン膜や酸素を含む多結晶シリコン層等を
設けることも可能であって、その場合には接合の曲率半
径は更に大きくなる。
以上説明した様に、本発明によれば浅いｐｎ接合に高い
耐圧をもたせることができ、以下の如き利点がある。
耐圧をもたせることができ、以下の如き利点がある。
（１）接合形成のだめの温度および時間を大幅に軽減で
きる。
きる。
（１１）高耐圧素子と高性能の低耐圧素子を同一基板上
に容易に混載できる。
に容易に混載できる。
（ｉｉｉ）素子の占有面積を縮小できる。
（ＩＶ）本発明は通常の集積回路製造プロセスがその壕
ま適用でき、何ら特別なプロセスを必要としない。
ま適用でき、何ら特別なプロセスを必要としない。
（Ｖ）素子表面の凹凸は通常のプレーナ形集積回路のそ
れと同程度であり、配線上何ら問題を生じない０
れと同程度であり、配線上何ら問題を生じない０
第１図は従来技術によるｐｎ接合の模式的断面図、第２
図及び第６図はいずれも浅い接合で高耐圧を実現する従
来技術の説明図、第４図（ａ）〜（ｆ）は本発明の一実
施例の製造工程説明図、第５図は本発明により形成し大
ｐｎ接合の断面図である。 ４１・・・半導体基板 ４２・・・不純物拡散係数の大きい物質層４３・・・マ
スク材 ４４．４８．５１・・・開口部 ４５・・・不純物添加領域 ４６・・・接合のわん曲部
。 ４７−°°酸化膜層 ４９・・・ベース領域５０
・・・エミッタ領域 ５２・・・エミッタ電極５３・
・・ベース電極 １’１ 図 才２閃 才３図
図及び第６図はいずれも浅い接合で高耐圧を実現する従
来技術の説明図、第４図（ａ）〜（ｆ）は本発明の一実
施例の製造工程説明図、第５図は本発明により形成し大
ｐｎ接合の断面図である。 ４１・・・半導体基板 ４２・・・不純物拡散係数の大きい物質層４３・・・マ
スク材 ４４．４８．５１・・・開口部 ４５・・・不純物添加領域 ４６・・・接合のわん曲部
。 ４７−°°酸化膜層 ４９・・・ベース領域５０
・・・エミッタ領域 ５２・・・エミッタ電極５３・
・・ベース電極 １’１ 図 才２閃 才３図
Claims (4)
- （１）ｐｎ接合を有する半導体装置の製造工程において
、ｐｎ接合を形成すべき領域の半導体基板表面全体にわ
たり、ｐｎ接合形成に用いられる不純物の拡散係数が上
記半導体基板におけるよりも犬なる値をもつ物質層を形
成する工程と、ｐｎ接合を形成するための不純物を上記
物質層の一部に添加する工程と、熱処理し基板内にｐｎ
接合を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - （２）上記半導体基板、の表面に形成する物質層に、ｐ
ｎ接合を形成するための不純物とは異なる不純物をあら
かじめ添加しておくことを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）上記半導体基板の表面に形成する物質層が、不純
物の拡散係数の異なる複数の層で構成されることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （４）上記半導体基板の表面に形成した物質層を、ｐｎ
接合形成後に酸化性雰囲気中での熱処理により酸化する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179709A JPS5882518A (ja) | 1981-11-11 | 1981-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179709A JPS5882518A (ja) | 1981-11-11 | 1981-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882518A true JPS5882518A (ja) | 1983-05-18 |
Family
ID=16070498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179709A Pending JPS5882518A (ja) | 1981-11-11 | 1981-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882518A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939231A (ja) * | 1972-08-21 | 1974-04-12 | ||
| JPS5246777A (en) * | 1975-10-10 | 1977-04-13 | Sony Corp | Semiconductor device |
-
1981
- 1981-11-11 JP JP56179709A patent/JPS5882518A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4939231A (ja) * | 1972-08-21 | 1974-04-12 | ||
| JPS5246777A (en) * | 1975-10-10 | 1977-04-13 | Sony Corp | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347413A (ja) | 半導体装置の製造方法 | |
| US4279671A (en) | Method for manufacturing a semiconductor device utilizing dopant predeposition and polycrystalline deposition | |
| US5952679A (en) | Semiconductor substrate and method for straightening warp of semiconductor substrate | |
| JPS6159852A (ja) | 半導体装置の製造方法 | |
| KR970011641B1 (ko) | 반도체 장치 및 제조방법 | |
| JPS60261165A (ja) | Ｍｏｓダイナミツクメモリ素子 | |
| JPS5882518A (ja) | 半導体装置の製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPS5831730B2 (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS6241426B2 (ja) | ||
| JPS6031268Y2 (ja) | プレ−ナ形サイリスタ | |
| JPS60123062A (ja) | 半導体集積回路の製造方法 | |
| JPH0936364A (ja) | 半導体装置及びその製造方法 | |
| JP2571449B2 (ja) | バイポーラｉｃの製造方法 | |
| JP2002083877A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS58107645A (ja) | 半導体装置の製法 | |
| JPH03135030A (ja) | 半導体装置およびその製造方法 | |
| JPS5951745B2 (ja) | 半導体装置の製造方法 | |
| JPH04152531A (ja) | 半導体装置の製造方法 | |
| JPS6245065A (ja) | 半導体装置の製造方法 | |
| JPS6378569A (ja) | 半導体装置の製造方法 | |
| JPH0653310A (ja) | 半導体装置およびその製造方法 | |
| JPS62209860A (ja) | 半導体装置の製造方法 | |
| JPS60160164A (ja) | 半導体装置およびその製造方法 |