JPS5885992A

JPS5885992A - 磁気バブルメモリ装置

Info

Publication number: JPS5885992A
Application number: JP57197670A
Authority: JP
Inventors: Yoshiaki Kitatsume; 吉明北爪; Hiromichi Fujisawa; 藤沢　浩道; Shigeru Yoshizawa; 吉沢　滋; Yasuaki Nakano; 中野　康明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-11-12
Filing date: 1982-11-12
Publication date: 1983-05-23
Also published as: JPS6149756B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、磁気バブルメモリ装置に係り、特に、複数ｎ
ビット分の磁気バブルが存在するマイナループの複数個
がそれぞれトランスファゲートを介して共通のメジャル
ープにつながりこのメジャループを介してマイナループ
とＣＰＵ　（計算機本体）との間でデータの授受を行な
うメジャ・マイナループ構成の磁気バブルメモリ装置に
関するもので、アクセスの高速化を図り、例えば、パタ
ーン認識装置用の標準パタームンメモリとして使用する
に好適な磁気バブルメモリ装置に関するものである。

第１図に本発明が適用される磁気バブルメモリの構成を
示す。第１図はメジャ・マイナルーブ構成のバブルメモ
リチップを示しており、１０１がマイナループ、１０２
がメジャループ、１０６がトランスファゲート、１０４
がリプリケータ、１０５がゼネレータ、１０６がディテ
クタである。磁気バブルメモリ装置としては、第１図に
示したメジャ・マイナルーブ方式のものの他に、全シリ
アル方式のものがあるが、しかし、この後者方式のもの
はアクセス速度が遅いために、パターン認識装置用のよ
うに高速アクセスを必要とするメモリには不向きである
。

以下、第１図に基づいてメジャ・マイナループ方式のバ
ブルメモリの構成と動作を説明する。バブルメモリは、
初期状態において永久磁石によって内容が全てゼロ、即
ちバブルは消滅状態、とされる。バブルへのデータ書込
みは、ＣＰＵ内の制御装置（図示省略）側から送られて
くる制御信号２０１によりメジャループ上のゼネレータ
１０５を制御し、データ２００の内容に従ってメジャル
ープ１０２にバブルを発生させる。即ちデータ２００が
論理レベルで“１”のときのみバブルを発生させる。

メジ子ループ１０２中に１２９ピツトのデータに対応す
るバブルが準備された時点で、メジ子ループ１０２中の
バフルはマイナループ１０１にトランスファゲート１０
３を経由して転送・される。

即ち、このパズルメモリでは、１１〜１２９１で示され
る１２９個のマイナループが１ワードから１２９ワード
に相当し、第１図のチップが複数個、具体的には１６個
で１２９ワード×１６ビノトとなる。

また、マイナループ中の■、■、■、・・・Ｏはバブル
の存在位置と同時にそれぞれブロック番地を示しており
、例えば、ブロック番地■を選ぶと、０ブロツク目の１
２９ワ一ド分にデータが書込まれる。これは、磁気ディ
スクメモリでのセクタの概念がブロックに代ったものと
考えればよい。

即ち、ＣＰＵの制御装置側から送られてくる１ブロック
分に相当する１２９ワードのデータを、メジャループに
ビットシリアルに書込み、これをさらにマイナループに
転送するわけである。

また、データ読出しの時には、例えばマイナループ中の
ブロック番地■を選択することにより、０ブロック目の
１２９ワ一ド分のバブルをマイナループ１０１より、ト
ランスファゲート１０３を経由して、メジャループ１０
２に転送する。メジャループ１０２には１２９ワ一ド分
のバブルが存在しており、これが順次ディテクタ１０６
に送られて検出され、２値データとなってＣＰＵの制御
装置側に送り返される。リプリケータ１０４は、メジ子
ループ１０２上にあって送られてきたバブルをディテク
タ側とメジャループ側とに分けて再生する。

本発明の目的は、上述のような磁気バブルメモリのアク
セスの高速化にあり、本発明の特徴はこの目的達成のた
めに、次のような構成を採用することにある。即ち、マ
イナループ内の複数ｎビット分の磁気バブルの番地付け
を、ブロック番地■、■、■、・・・の順に、かつ番地
■は番地■より、番地■は番地■より、・・・、それぞ
れマイナループ上を半周だけ移動した位置にあるように
行なうと共に、マイナループに記憶されたデータにアク
セスする際に先頭ブロック番地を指定してそれに連続す
るブロック番地を順に、例えば■→■→■・・・のよう
に、読出す連続ブロック読出し手段と、マイナループか
らは読出すが読出されたデータをＣＰＵのメモリには転
送しない空読み手段とを備えた構成を採用することにあ
る。

以下図面により本発明の一実施例を説明する。

第２図は本発明によるパズルメモリの番地付けを示す図
であり、第３図は比較のために示す従来方式による番地
付けの説明図である。本発明によるマイナルーブ１０１
内のバブルの番地付けは、第２図のように、５１２ビツ
トのバブルの番地付けを、ブロック番地■、■、■、・
・・（）の順に、そしてブロック番地■はブロック番地
■より、ブロック番地■はブロック番地■より、・・・
、ブロック番地Ｏはブロック番地（）より、それぞれマ
イナループ上を半周だけ移動、した位置にあるように構
成する。また、第２図ではマイナループ１０１は実際に
は５６５ビツトあり、うち５１２ビツトが必要で、残り
の２３ビツトは余分であり、これを２つに分解してコー
ナａ、ｂに割り当てた。従って番地■の次の番地のは２
６８ビツト離れた位置となる。このように、コーナにバ
ブルを置い−ていないのは動作マージンを上げるためで
あり、周知の技術であ・る。即チ、パワーオフ時には次
にパワーオンしてアクセスする時のためにトランスファ
ゲート１０３側に第０番地を停止させる必要があり、こ
のときコーナにバブルがくるとマージンが下がる。

このような第２図構成による番地付けは、連続ブロック
転送のときにその有効性を発揮する。以下、読出しのと
きを例に採シ、番地■→■の２ブロツク連続転送につい
て説明する。まず、ブロック番地■の１２９ワードのバ
ブルがマイナループ１０１よりメジャループ１０２へ、
トランスファゲート１０３を５由して転送される。メジ
子ループ上でバブルは順次送られてディテクタ１ｏ６に
データが導かれる。

ブロック番地■の１２９ワードが全てディテクタ１０６
を介してＣＰＵ側に読出された時点では、データ再書込
みのためにリプリケータ１０４によりメジ子ループ１０
２上に再生された■番地の１２９ワ一ド分のバブルが、
メジ子ループ１０２上でトランスファゲート１０３とは
反対側のループライン上に移動して並んでおり、かつ、
このときマイナループ１０１においてはトランスファゲ
ート１０３の直下に番地■を最上にして番地■、■、■
、・・・、（）のブロックのバブルがきている。従って
、直ちにこのブロック番地■の１２９ワードのバブルを
マイナループ１０１よりトランスファゲート１０３及び
メジャループ１０２を介してＣＰＵ側のメモリに転送す
ることができる。

ブロック番地■の１２９ワードが全てディテクタ１０６
を介してＣＰＵ側に読出された時点では、リプリケータ
１０４にょシフジャループ１０２上に再生きれた■番地
の１２９ワ一ド分のバブルは、メジ子ループ１０２上で
トランスファゲート１ｏ３とは反対側のループライン上
に、そして■番地の１２９ワ一ド分のバブルは、メジ子
ループ１０２上でトランスファゲート１０６の直下（図
示では直上）のループライン上に移動してきている。し
かも、このときマイナルーブ１０１においてはトランス
ファゲート１０３の直下に、番地■を最上にして番地■
、■、■、・・・、（３；３３）ｏ　フロックのバブル
がきている。これによシ、メジ子ループ１０２上の■番
地のデータを、直ちにトランスファゲート１０３を介し
てライナループ１０１側に戻すデータ再書込みを行なう
ことができる。即ち、連続ブロック転送のときには同時
に２ブロック分のバブルがメジ子ループ１０２上に存在
することになる。

以上のように、ライナループ１０１上でのバブルのブロ
ック番地付けを第２図のように構成することにより、連
続アクセスの際の所要時間を短かくすあことが可能とな
る。

これに対し、第３図に示す従来のブロック番地付けの方
式によると、前記と同様に番地■→■の２ブロツク連続
転送を行なう場合を考えて、ブロック番地■の１２９ワ
ードが全てディテクタ１０６を介してＣＰＵ側に読出さ
れた時点では、リプリケータ１０４によりメジ子ループ
１０２上に再生された■番地の１２９ワ一ド分のバブル
が、メジ子ループ１０２上でトランスファゲート１０３
とは反対側のループライン上に移動して並んでいること
は前記第２図の場合と同じであるが、このときマイナル
ープ１０１においてはトランスファゲート１０３の直下
に、番地（）のバブルを最上にして番地（）、（）、・
・・Ｏの２５６個のバブルがきている。従って、マイナ
ループ１０１及びメジャループ１０２の両者をもう半周
だけ移動させて、メジ子ループ１０２上の番地■のデー
タをライナループ１０１上に戻し、このデータ再書込み
が終了してからライナループ１０１上の番地■のデータ
読出しに移らなければならない。以上のように、第３図
の従来構成の番地付けによるときは、第２図の本発明構
成の番地付けによる場合に比較して、連続アクセスの際
の所要時間が長くなる。

次に、本発明においては、さらに下記のような手段を採
用することで高速アクセス化を図る。バブルメモリに対
してアクセスを行なうとき、必ずしも連続したブロック
番地に記憶されたデータをアクセスするわけではなく、
飛び飛びにブロックをアクセスすることが多い。このよ
うな状況は、特にパターン認識装置において標準パター
ン群を読出すときに多く発生する。

第１表及び第２表にアクセス例を示す。第１表（１）の
ように連続したブロックをアクセスするときは、第２表
（１）のようにそのまま連続ブロック読出しを行なえば
よい。しかし、第１表（２）〜（４）のように途中に抜
けがある場合には、その都度連続ブロツク転送の先頭を
指定してアクセスする方式だけを採用すると、アクセス
所要時間が長くなる。

第　　１　　表第　　２　　表即ち、一度先頭ブロックアドレスを指定して、連続的に
転送する場合には、（１ブロック転送時間）×（ブロッ
ク数）＋（ブロックアドレスアクセスタイム）の所要時
間で転送できるが、飛び飛びにアクセスする場合には、
局所的にブロックが連続する領域では上の関係が成立す
るが、例えば第１表（２）のようにアクセスするときに
、■−■−■、■−■−■　の２グループとしてアクセ
スすると所要転送時間は２Ｘ（（１ブロック転送時間）
×（ブロック数）＋（ブロックアクセスタイム）〕とな
る。この場合、（ブロック数）は３である。これに対し
、第２表（２）のように、ブロック■〜■まで連続的に
アクセスし、ブロック■を空読みとすれば所要転送時間
は（１，７°ロック転送時間）×（ブロック数）＋（ブ
ロックアドレスアクセスタイム）となる。この場合、（
ブロック数）は７である。従って、後者方式の方が前者
方式に比較して、ブロックアドレスアクセスタイムから
１ブロック転送時間を減じた分だけ速く転送できること
になる。

実際的には、ブロックアクセスタイムが−１ブロツク転
送時間の約２倍強（いずれも最大値で比較して）なので
、飛びが２ブロツクまでは連続ブロック読出しと空読み
を組合せて採用する方がよい。

空読みとは、バブルからは読出すが、読出したデータな
ＣＰＵのメモリには転送しないことを意味する。

第４図は本発明で採用する空読み制御のフローチャート
を、第５図はその制御回路を示す。空読み制御は、具体
的にはマイクロプログラムによっており、第４図に示す
ように、プログラムを天タートすると、リード（Ｒｅａ
ｄ　）かライト（Ｗｒｉｔｅ　）かのサーチルーチンに
入シ、いまの場合リードであるのでリードルーチン■に
入る。リード化−チン■では゛空読みか否か？′″を決
定する処理４０において空読みであるか否かがチェック
され、空読みでなければ６Ｎ”側に進んで処理４１にお
いてバブルからデータを読出す処理が行なわれ、さらに
ＤＭＡ処理４２において直接メモリアクセス処理が行な
われ、ＣＰＵのメモリに１ワードずつブータラ送す、１
ブロツクエンドになるまでバブルからメモリへの転送を
続ける。１ブロツクエンドになったことが処理４５で確
認されると、処理５０で全ブロック転送終了か否かをチ
ェックし、終了していない場合はＮ”側に進んで再び空
読み処理４０に戻り次のブロック転送に移る。ここで、
やはり空読みか否かがチェックされ、次の処理に移る。

空読み処理４０におけるチェック結果が空読みである場
合はＹ”側に進み、処理４６においてバブルからデータ
を読出す処理が行なわれるが、読出されたデータなＣＰ
Ｕのメモリには送らず、処理４７におけるチェックが１
ブロツクエンドになるまで転送し続ける。１ブロツクエ
ンドになったことが処理４７で確認されると、処理５ｏ
で全ブロック転送終了か否かがチェックされる。以後は
同じ処理が繰返される。

第５図において、３００はＲＯＭ（Ｉ７−ドオンメモリ
）、３０１はアドレスレジスタ、３０２　’ｌ’ｉ　命
令レジスタ、３０３１ｄテストコンデイシヨンレジスタ
、３０４はテスト用マルチプレクサ、３０５はバブルリ
ード、ライト制御論理、３０６はＣＰＵとのインタフェ
イス、６０７及び３０８はバブルへの書込みレジスタ、
３１０及び３０９はバブルからの読出しレジスタ、５１
１は空読みレジスタである。

この第５図回路によって第４図のフローが達成される。

図示されていないＣＰＵから送られてくるデバイスナン
バ４００、オーダ４０１、ストロープ４０２などによっ
て第５図制御回路は起動をかけられ、インタフェイス６
０６により、信号を発生し各部を制御する。例えばバブ
ルより読出すときには、インタフェイス３０６の出力端
子のうちのａから信号が出力されてテスト用マルチプレ
クサ６０４に送られる。ＲＯＭ　３Ｑ［ｌはテストコン
ディションレジスタ３０６にリードかライトかのテスト
コンディションを送出しており、信号ａが発生すること
で条件が成立し、テスト用マルチプレクサ６０４よりア
ドレス分岐出力４１０が送出されて、リードルーチン■
にとぶ。リードルーチン■にとぶと、ＲＯＭ５００は命
令レジスタ３０２に各種指令を送り、バブルリード、ラ
イト制御論理３０５を駆動し、バブルに制御信号４０６
、具体的にはリードーイネーヴル、ライトーイネーヴル
など、を送る。

また、それに先立ち、空読みレジスタ３１１にＣＰＵよ
りデータをセットして、空読み一オペきブロックを指定
する。例えば第６ブロツクと第４ブロツクを空読みする
には、空読みレジスタ３１１の第６番目ビットと第４番
目ビットに論理レベル゛１”をセットすればよく、空読
み判定命令で空読みレジスタ３１１の出力Ｚをみて、第
６ブロノクと第４ブロツクは１”であるので空読みし、
その他のブロックは“０＃であるのでＤＭＡ処理を行な
う。

書込みレジスタ６０７は、ライト時に、ＣＰＵによシデ
ータ４０４をセットされ、ＲＯＭ３［ＩＱの制御のもと
にＤＭＡ処理において、データをバブルに書込むために
、命令レジスタ５０２からの命令信号４０８により順次
、データを書込みレジスタ３０８に移す。読出しレジス
タ３０９．６１０は、リード時に、上記書込みレジスタ
３０７及び３０８と同様に働く。

以上説明したように、本発明によれば、簡単なハードウ
ェアにより空読みを制御し、飛び飛びに連続ブロック転
送するときに、バブルからのデータ転送を高速化するこ
とができる。

【図面の簡単な説明】

第１図は本発明が適用される磁気バブルメモリの構成図
、第２図は本発明によるバブルメモリの番地付けの説明
図、第３図は従来方式の番地付けの説明図、第４図は本
発明での空読み制御のフローチャート、第５図はその制
御回路図である。符号の説明１０１・・・マイナループ　　１０２・・・メジャルー
プ１０３・・・トランスファゲート１０４・・・リプリケータ　　１０５・・・ゼネレータ
１０６・・・ディテクタ　　　３００・・・ＲＯＭ却２
・・・命令レジスタ　　３０６・・・インタフェイス６
０７．３０８・・・書込みレジスタ３０９．３１０・・・読出しレジスタ復代理人弁理士　中村純之助ＩＰ４図７５８９装

Claims

【特許請求の範囲】

複数ｎピット分の磁気バブルが存在するマイナループの
複数個がそれぞれトランスファゲートを介して共通のメ
ジャルーズにつながりこのメジャルーブを介してマイナ
ループと制御装置との間でデータ授受を行なうメジャ・
マイナループ構成の磁気バブルメモリ装置において、マ
イナルーブ内の前記ｎビット分の磁気バブルの番地付け
を、任意のブロック番地とそれに引き続くブロック番地
とがマイナループ上を半周だけ移動した位置にあるよう
に行なうと共に、マイナループに記憶されたデータにア
クセスする際に先頭ブロック番地を指定してそれに連続
するブロック番地を順に読出す連続ブロック読出し手段
と、マイナルーブからは読出すが読出されたデータを制
御装置には転送しない空読み手段とを備えたことを特徴
とする磁気バブルメモリ装置。