JPS589192A - 表示装置 - Google Patents

表示装置

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JPS589192A
JPS589192A JP57081716A JP8171682A JPS589192A JP S589192 A JPS589192 A JP S589192A JP 57081716 A JP57081716 A JP 57081716A JP 8171682 A JP8171682 A JP 8171682A JP S589192 A JPS589192 A JP S589192A
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JP
Japan
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signal
controller
output
gate
character
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JP57081716A
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ルイス・クラ−ク・エツジブレヒト
デ−ビツド・アレン・クマ−
ジエサス・アンドレス・サエンツ
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players

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  • Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Digital Computer Display Output (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は信号出力＠器の制御１１裂置同志間の同期をと
る回路に関する。
ＣＲＴディスプレイ等の入出力＠器の制御に関して市販
のＣＲＴコントロール用チップで得られるμとの制ｎ＠
能が求められることが多い。この場合、１個かそれ以上
の付加的なＣＲＴコントロール・チップが追加の制＠Ｆ
ＩＮＱｋ得るために用いられるが、その時これらチップ
が互いに旧しく同期されることが必要であろう 米国特許第３９９６５８４号は、外国語が表示できるよ
う２つの文字発生機から信号をうけるディスプレイを示
す。このシステムは２つの文字発１ｆｆｉのどちらかを
選択して、同時に両方が働らかないように区分する５２
：子発生機コントロールを言めて動作している。
米国特許第４０２０４７２号は学−のプロセッサからの
信号に応答して個々の■１０装置を制御する煩数のコン
トローラを示している。しかし、２この列では、２つの
コントローラが別々のディスプレイに送信するので同期
の必要がない。
、本発明では、共通のＣＲ，ＴＫ艇ｆｉｃされた１１固
又はそれμ上の子コントローラが主コントローラに、同
じスクリーン・リフレッシュ・パラメータでプログラム
されている限９、同期される。これは、同期信号？作っ
て、同期してない子コントローラｔそれらが垂直リトレ
ース・タイムに達する迄廻し、この時刻でそのコントロ
ーラの文字クロックを停止しその状態に凍結させること
で達成されるっ主クロックがその垂直リトレース・タイ
ムに達した時、子コントローラへの文字クロックが再開
され、この時主及び子コントローラが同期しているう第
１図の点線枠１０内に本発明の同期回路が、１つのＣＲ
Ｔ’ｉ利ａする２つのＣＲＴコントローラ１１、ｊ２に
接続した杉で示されている。コントローラ１１．１２は
、例えばインテル社の８２７５型と規定されているチッ
プ型のＣＲＴ等の適当な形式のものでよい。コントロー
ラ１１が主でコントローラ１２２子゛と決める。この２
つのコントローラ倉本発明によって同期させる同ＫＡ命
令信号は、中央演算装置（ＣＰＵ）によシ発生され、フ
リップフロップ１４へのクリア人力としてライン１３に
現ｎる。
この同期信号パルスの受信の前には、コントローラ１１
．１２はターミナル１６にある文字クロック入力の制＋
ａ下に非同門モードで動作していたかもしれない、ライ
ン１３に信号ゼロであると、フリップフロップ１４のク
リア人力がゼロで、その出力Ｑがゼロで出力Ｑが１であ
る。７リツプ７′ロツグ１４の出力ＱＵフリップフロッ
プ２３のクリア入力にも供給されており、ＯＲゲート１
７の人力として供給されるその出力Ｑｋゼロにする。
７リツプフロツプ〔以下ＦＦと記″ｊ）１４の出力Ｑは
ＯＲゲ〜）１７ｒＡＤｓ　ＡＮＤゲート１８の人力とな
る。ゲート１８への池の人力はターミナル１６からの文
字クロック信号である。この状況下で、クロック信号は
ゲートＩＥ１通Ｃコン１０　　　　　　□−ラ１２のＣ
ＣＬＫ入力に入る。
開明信号がライン１３に１を送ると、これがＦＦ１４の
クリア入力ｒ外す。子コントローラ１２は垂直（Ｖ　）
　ＩＪ　トレースの時点息遣み、この時コントローラ１
２中のＶＲＴＣがオンになｐＦＦ２１に送られ、これが
このパルスを又字クロックに同期させる。これによりＦ
Ｆ２１の出力Ｑは１になり、これがＦＦ１４のクロック
人力に供給され、その状態を変「ヒさせＱが１でＱがゼ
ロになるようにする。従って、これら状態ではＯＲゲー
ト１７に入力がない。これはゲート１８にＯＲゲート１
７から来ていたオン入力に４ＬＬ、　文字クロック・ノ
（ルスはコントローラ１２のゲート１８ＫＪしナイ。
子コントローラ１２に、この時点で、その５２：了クロ
ックｒｌＪ：、めたままで凍佑されるつ又この時点でＦ
Ｆ１４の出力ＱがＦＦ２５に送られそのクリア入力を外
す。
主コントローラ１１が垂直リトレース時刻になると、そ
の出力ラインＶＲＴＣが上シ、同期ＦＦ２２ｋｆ７ｉす
ＦＦ２３のクロック人力に入る。これによりＦＦ２５の
出力Ｑが１になシ、この出力がＯＲゲート１７を通９ゲ
ート１８に入力、又字クロック・パルス２ゲー１１ａｉ
へテ子コントローラ１２に送る。この時コントローラ１
１．１２は同期してお９、同じ文字クロックと同じスク
リーン・パラメータを有し、この同期はライン１３の開
明人力が上っている限り続くっ 動作中での、諸ＦＦ’の状態ｒ要約すると下記のように
なる。
１４−Ｑ　　　　Ｏ１１ １４−Ｑ″　　　１　　　０　　　　　０２３−Ｑ　　
　　０　　　　０　　　　　　１第２図は、本発明の同
期回＠１０’ｉｒ、１ｌｌ−のＣＲＴについて文字と色
の別間を分担している２つのＣＲＴコントローラに適用
したｔＦｉ？示す。文字情報はメモリ３１の文字バッフ
ァ部分に供給され、各文字に対応する色情報はメモリ３
１の色）くツファ部分に貯ｒＩ１．される。メモリ３１
から文字情報が直接メモリ・アクセス装置（ＤＭＡ）Ｔ
ｈａｐ主コントローラ１１に供給される。コントローラ
１１９７ビツト出力は文字アドレス情報として文字発生
器回路３３に供給さｎる。発生器３３の出力はシフトレ
ジスタ３４　’ｖｉ！Ｉシて文字・色指定回ｗ５３乙に
送られ、５２：Ｔ：、ビデオ信号を発生するっメモリ３
１からの色情報はｐｍＡ３２＊ａして子コントローラ１
２の人力に供給される。子コントローラの６本の出力ラ
インが又学費景色に関する情報を持ち、池の３本の出力
ラインが文字前面色に関する情報を持つ９６本のライン
は回＠３６に送られ、ここで６から３への選択が行われ
、その棒、緑、青の出力ラインに適正な信号を発生する
。この情報が、垂直及び水子リトレース信号に共にカラ
ーＣＲＴ（図示略）に送られろう第２図の実施列の一時
徴は、カラー指定に必要ではない第７ビツトが子コント
ローラ１２の出力から主コントローラ１１に図示の如く
送られることである。この結果、主コントローラで文字
アドレスのために８ビット使えることにな、９、ＥＢＣ
、Ｄ　Ｉ　Ｃコード等のような７ビツト２こえる大きさ
の又字コードを扱える。
又、第２図の列では同ＫＡ刑闘回路１０が第１図の回路
と速値して前記の如く動作し、ＣＰＵから同期信号が来
た時にコントローラ１１．１２の同期をとることが判る
。
第３図は本発明の池の実施列で、表示する文字に関する
固有の情報に関連している。第３図で、メモリ６１が、
ＤＭＡ３２Ｔｈ＠して主コントローラ１１に供給される
５！：芋情報を持っている。前記の如く、７ビツト出力
が又字発生器３−３に又字アドレスｈｆ’ｌｌ　Ｌで送
られ、ここから出力がシフト・レジスタ３４に送られ、
文字ビデオ入力信号が作られ、これが文字情報回路３７
に供給されるうメモリ３１の他の部分は各文字に関する
固有情報を有し、この情報がＤｌｖｉＡ３２によｐ子コ
ントローラ１２に供給される。実施ツリでは、固有情報
として逆ビデオ、明滅、下線、高輝度等があろうそこで
子コントローラ１２からの出力ラインの４本が、各文字
のこの情報と共に回路３７に供給される。回＠３７の出
力はＣＲＴ（図示略）へのビデオ信号として、垂直及び
水平リトレース信号と共に供給されるウ コントローラ１２の出力ピットで固有情報のために用い
られないもあは、文字発生器３３へ人力として送らｎ１
又芋アドレスのために１吏えるのが１０ビツトとなる。
第２図の実施列と同様に同期セ１」到回路１０が、子コ
ントローラ１２を主コントローラ１１に、ＣＰＵから同
期ラインに信号のあった時、同期させる。
第４図は本発明の池の応用例で、１個のＣＲＴに１１固
以上のＣＰＵからデータｋＮ示させ得るようにするもの
である。２１固のＣＰＵ４１．４２が示されているが、
これよシ多いＣＰＵでも、適当数のコントローラが用い
°られる限シ、用いられる。
ＣＰＵ４１はメモリ３１の文字ノ（ソファ部分に情報を
送シ、これはＤＭＡ３：ｌｒ通して主マントローラ１１
に送うれる。コントローラ１１の出力は前記のように文
字発生器６３に供給され、その出カバシフト・レジスタ
６４により固有情報制両回路（ＡＴＲ）に送られる。こ
の回路の出力はビデオ信号としてＯＲゲート４４に送ら
れ、その出力からＣＲＴ（図示略〕に送られる。
ＣＰＵ４２はメモリ３１′の文字バッファ部分ｖＩ−制
（財）して、文字情報をＤＭＡ３２”ｋ通して子コント
ローラ３２に送る。子コントローラ１２の出力は５ｃ字
発生５３３’　ｔｉｉしてシフト・レジスタ３４′に送
られ、その出力ばＡＴＲ１Ｉｌａ回路４３′に供給され
るうビデオ出力信号はＯＲゲート４４の他方の入力に送
られる。
第４図に示したものに類似した実施例に、１個のＣＲＴ
スクリーン上にＮ１固のＣＰＵからのデータを表示させ
る。これに、分割スクリーン多重ワーク・ステーション
に用いられたシ、１１固のＣＲＴに操作者へのｉ報ｋＮ
ホする２１ｍ１μ上のＣＰＵの動作を許すものである。
本発明の他の特徴は、基本的なコントローラ購成に追加
のロジックなしにコントローラを付加できることである
。これにコントローラの追加を容易にし、その際基本設
計のコスト２上昇させない。
【図面の簡単な説明】
第１図は本発明の同ＫＡ回路のブロック図、第２図、第
３図、第４図は第１図の回路を応用した実施列の図であ
る。 １０・・・・開明回路、１１・・・・主コントローラ、
１２・・・・子コントローラ、６１・・・・メモリ、６
３・・・・文字発生４．３４・・・・シフト・レジスタ
。 出願　人　インター＋／シ六ル・ビジネス・マン―／ズ
・コづｆレーション代理人弁理士　山　　本　　仁　　
朗 （外１名〕−

Claims (1)

    【特許請求の範囲】
  1. 中央処理装置とクロック信号と命令信号？発生するデー
    タ処理装置と、１個の入出力装置と、上記クロック信号
    と命令信号並びに貯蔵している特定のデータに応答して
    上記入出力装置の動作を制御するために特定数の上記ク
    ロック信号を受けた際これに対応して周期的な制御信号
    音発生し上記入出力装置ｆｆ１ｉｉｆｌｌｉｉｌするた
    めに印加する少なくとも２個のコントローラ装置とを有
    するシステムにおいて上記コントローラ装置を同期させ
    るための装置として、上記クロック信号及び命令信号に
    よってＱ勧化され上記コントローラ装置のうちの１１固
    に上記制御信号が与えられるまで上記クロック信号を供
    給し上記ｉｌｌ　＠信号によって動作を抑止されるゲー
    トｆｆ装置と、上記コント、ローラ装置の他の１藺によ
    って与えられる制−信号に５答して上記ゲート装置を再
    び能動比するゲート制御装置とよシなる同期装置。
JP57081716A 1981-07-01 1982-05-17 表示装置 Granted JPS589192A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US279368 1981-07-01
US06/279,368 US4495594A (en) 1981-07-01 1981-07-01 Synchronization of CRT controller chips

Publications (2)

Publication Number Publication Date
JPS589192A true JPS589192A (ja) 1983-01-19
JPH0315757B2 JPH0315757B2 (ja) 1991-03-01

Family

ID=23068658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57081716A Granted JPS589192A (ja) 1981-07-01 1982-05-17 表示装置

Country Status (6)

Country Link
US (1) US4495594A (ja)
EP (1) EP0068123B1 (ja)
JP (1) JPS589192A (ja)
CA (1) CA1172386A (ja)
DE (1) DE3265998D1 (ja)
MY (1) MY8800011A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467412A (en) * 1981-05-18 1984-08-21 Atari, Inc. Slave processor with clock controlled by internal ROM & master processor
GB2123656B (en) * 1982-06-09 1987-02-18 Tatsumi Denshi Kogyo Kk A method and an apparatus for displaying a unified picture on crt screens of multiple displaying devices
US4621319A (en) * 1982-09-27 1986-11-04 Intel Corporation Personal development system
JPS60117376A (ja) * 1983-11-29 1985-06-24 Yokogawa Medical Syst Ltd コンピュ−タ断層撮像装置用画像表示装置
JPH0640256B2 (ja) * 1983-12-26 1994-05-25 株式会社日立製作所 表示制御装置
FR2566951B1 (fr) * 1984-06-29 1986-12-26 Texas Instruments France Procede et systeme pour l'affichage d'informations visuelles sur un ecran par balayage ligne par ligne et point par point de trames video
US4654804A (en) * 1984-07-23 1987-03-31 Texas Instruments Incorporated Video system with XY addressing capabilities
US4660155A (en) * 1984-07-23 1987-04-21 Texas Instruments Incorported Single chip video system with separate clocks for memory controller, CRT controller
JPS61194557A (ja) * 1985-02-25 1986-08-28 Hitachi Ltd 制御用ｌｓｉ
US4683469A (en) * 1985-03-14 1987-07-28 Itt Corporation Display terminal having multiple character display formats
GB8613153D0 (en) * 1986-05-30 1986-07-02 Int Computers Ltd Data display apparatus
US5265201A (en) * 1989-11-01 1993-11-23 Audio Precision, Inc. Master-slave processor human interface system
AUPM700494A0 (en) * 1994-07-25 1994-08-18 Australian Research And Design Corporation Pty Ltd A controller for providing timing signals for video data
EP0951670A1 (en) * 1997-01-17 1999-10-27 Intergraph Corporation Multiple display synchronization apparatus and method
US6157395A (en) * 1997-05-19 2000-12-05 Hewlett-Packard Company Synchronization of frame buffer swapping in multi-pipeline computer graphics display systems
US6122000A (en) * 1997-06-03 2000-09-19 Hewlett Packard Company Synchronization of left/right channel display and vertical refresh in multi-display stereoscopic computer graphics systems
FR2840753A1 (fr) * 2002-06-06 2003-12-12 Artabel Procede et dispositif pour traiter des signeaux video numeriques generes par un ensemble d'ordinateurs pour produire une image numerique
EP1583425B1 (en) * 2002-11-18 2010-02-10 Hydrodyne Incorporated Improvement in shock wave tenderization of meat
US7256628B2 (en) * 2003-01-29 2007-08-14 Sun Microsystems, Inc. Speed-matching control method and circuit
US20110043514A1 (en) * 2009-08-24 2011-02-24 ATI Technologies ULC. Method and apparatus for multiple display synchronization
US8866825B2 (en) 2010-12-15 2014-10-21 Ati Technologies Ulc Multiple display frame rendering method and apparatus
IT202100002633A1 (it) 2021-02-05 2022-08-05 Ica Spa Sistema di chiusura per confezioni con elemento richiudibile ad incastro

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5325318A (en) * 1976-08-23 1978-03-09 Hitachi Ltd Parallel synchronous timing generator
JPS55119764A (en) * 1979-03-08 1980-09-13 Brother Ind Ltd Synchronizing method for plurality of microcomputer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3810119A (en) * 1971-05-04 1974-05-07 Us Navy Processor synchronization scheme
US3996584A (en) * 1973-04-16 1976-12-07 Burroughs Corporation Data handling system having a plurality of interrelated character generators
US3996585A (en) * 1974-06-11 1976-12-07 International Business Machines Corporation Video generator circuit for a dynamic digital television display
US4020472A (en) * 1974-10-30 1977-04-26 Motorola, Inc. Master slave registers for interface adaptor
US4079188A (en) * 1975-04-14 1978-03-14 Datotek, Inc. Multi-mode digital enciphering system
US4197590A (en) * 1976-01-19 1980-04-08 Nugraphics, Inc. Method for dynamically viewing image elements stored in a random access memory array
US4099236A (en) * 1977-05-20 1978-07-04 Intel Corporation Slave microprocessor for operation with a master microprocessor and a direct memory access controller
US4183089A (en) * 1977-08-30 1980-01-08 Xerox Corporation Data communications system for a reproduction machine having a master and secondary controllers
US4393377A (en) * 1980-08-12 1983-07-12 Pitney Bowes Inc. Circuit for controlling information on a display
US4386410A (en) * 1981-02-23 1983-05-31 Texas Instruments Incorporated Display controller for multiple scrolling regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5325318A (en) * 1976-08-23 1978-03-09 Hitachi Ltd Parallel synchronous timing generator
JPS55119764A (en) * 1979-03-08 1980-09-13 Brother Ind Ltd Synchronizing method for plurality of microcomputer

Also Published As

Publication number Publication date
JPH0315757B2 (ja) 1991-03-01
US4495594A (en) 1985-01-22
EP0068123A2 (en) 1983-01-05
EP0068123B1 (en) 1985-09-04
CA1172386A (en) 1984-08-07
DE3265998D1 (en) 1985-10-10
MY8800011A (en) 1988-12-31
EP0068123A3 (en) 1983-03-23

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