JPS589334A - 絶縁分離層を有する半導体装置の製造方法 - Google Patents
絶縁分離層を有する半導体装置の製造方法Info
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- JPS589334A JPS589334A JP56106430A JP10643081A JPS589334A JP S589334 A JPS589334 A JP S589334A JP 56106430 A JP56106430 A JP 56106430A JP 10643081 A JP10643081 A JP 10643081A JP S589334 A JPS589334 A JP S589334A
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- substrate
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- semiconductor
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、モノリシツ！ＩＣ（集積回路）の制作に好適
な半導体装置の製造方法に関するものである。
な半導体装置の製造方法に関するものである。
特公昭５］−４３９５２号公報に、集積回路の絶縁分離
領域を容易に形成する方法とし℃、半導体支持１穢と半
導体単結晶ウェハーとなシリカフィルムと称する有機オ
キシシランのアルコール糸溶液を使用して接着し、半導
体単結晶ウェハーな所望の厚みだけ除去しエエビタキシ
アル層を形成し。
領域を容易に形成する方法とし℃、半導体支持１穢と半
導体単結晶ウェハーとなシリカフィルムと称する有機オ
キシシランのアルコール糸溶液を使用して接着し、半導
体単結晶ウェハーな所望の厚みだけ除去しエエビタキシ
アル層を形成し。
しかる後、接着剤層に達するように分離用酸化物層を形
成することが鮨示されて−る。この方法によれば、確か
に絶縁分離領域の形成が容易になる。
成することが鮨示されて−る。この方法によれば、確か
に絶縁分離領域の形成が容易になる。
ｆた寄生容量もＰＮ接合分離に比較して数分の】になる
、しかし、半導体結晶ウェハーと支持基板との閣の絶縁
性接着剤層の厚みが数千又であるので１票子の寄生容量
を十分に小さくすることが不可能であった。またエピタ
キシアル成長させなければならないために、工程が必然
的に複雑になり。
、しかし、半導体結晶ウェハーと支持基板との閣の絶縁
性接着剤層の厚みが数千又であるので１票子の寄生容量
を十分に小さくすることが不可能であった。またエピタ
キシアル成長させなければならないために、工程が必然
的に複雑になり。
且つコスト高となった。
そこで１本発明の目的は、寄生容量の小さい素子を容易
に作ることが可能な半導体装置の製造方法な提供するこ
とにある。
に作ることが可能な半導体装置の製造方法な提供するこ
とにある。
上記目的を達成するための本発明は、半導体ウェハーの
一生面から深さ２〜３０μまでの領域に陽極化成層！設
ける工程と、前記半導体ウェハーの前記陽極化成層に支
持基ａｖ＊着剤で接着する化成層に達するように素子分
離用の絶縁分離領域を形成する工程と、前記絶縁分離領
域の形成後又は前に前記半導体ウェハーに牛導体票子な
形成する工程と、ｔ−含む半導体装置の製造方法に係わ
るものである。
一生面から深さ２〜３０μまでの領域に陽極化成層！設
ける工程と、前記半導体ウェハーの前記陽極化成層に支
持基ａｖ＊着剤で接着する化成層に達するように素子分
離用の絶縁分離領域を形成する工程と、前記絶縁分離領
域の形成後又は前に前記半導体ウェハーに牛導体票子な
形成する工程と、ｔ−含む半導体装置の製造方法に係わ
るものである。
上記本発明によれば、陽極化成によって２〜３０μの陽
極化成層を形成するので、十分に厚い絶縁分離層ン得る
ことが可能になる。従って、ＰＮｇ合分離に比較して寄
生容量を１／ｚｏ ＝ １／３００１ｉ！度とすること
が可能である。またエピタキシアル成長工程が不要であ
るので、容易且つ低コストになる。
極化成層を形成するので、十分に厚い絶縁分離層ン得る
ことが可能になる。従って、ＰＮｇ合分離に比較して寄
生容量を１／ｚｏ ＝ １／３００１ｉ！度とすること
が可能である。またエピタキシアル成長工程が不要であ
るので、容易且つ低コストになる。
以下１図面を参照して本発明の実施例について述べる。
第１図〜第６１Ｅｌに示す本発明Ｏ実施例に係わる集積
回路の製造方法に於い工は、１ず３００μＯＮ！！Ｓ！
シリコン（Ｓｔ）から成る素子形成用半導体ウェハー（
ｌνを用意し、このウエノ’−＋１１に数Ωｃｍ〜数十
Ωｃｍの低抵抗率ＯＮ＋ｍｍ散層１２）を約２０μの深
さに形成する。これにより、低抵抗の埋込層が予め形成
されたことになる。
回路の製造方法に於い工は、１ず３００μＯＮ！！Ｓ！
シリコン（Ｓｔ）から成る素子形成用半導体ウェハー（
ｌνを用意し、このウエノ’−＋１１に数Ωｃｍ〜数十
Ωｃｍの低抵抗率ＯＮ＋ｍｍ散層１２）を約２０μの深
さに形成する。これにより、低抵抗の埋込層が予め形成
されたことになる。
次に、陽極化成によってＮｉ１ｌ拡散層＋２１に約１０
声の深さの陽極化成層（３）を第２図に示す如く形成す
る。即ち、Ｓ極化成しない主面Ｙ真空チャックで吸着し
、且つ半導体ウェハー（１νに正の電源１ＩＩｖ接続し
、ウェハー（１）Ｋ対向させた白金電極に負の電Ｓ＊を
接続し、濃度数士憾の弗陵から成る電解液を使用して約
”／】ｍｉｎの速度で化成する。しかる恢、１０００５
１３００℃、約３０分間の熱処理Ｖ施して絶縁性の良い
酸化層から成る陽極化成層（３）ｖ形成する。なお、こ
ＯＩＩ極化酸化成層１の厚さくＩＩさ）Ｙ２２μ満とす
れば素子形成後に於ける寄生容量の低減Ｏ効°果が少な
い、一方、陽極化成層（３１の厚さが３０μを越えると
、陽極化成で生じる孔が大きくなり、陽極化成層（３１
がもろ（なる。
声の深さの陽極化成層（３）を第２図に示す如く形成す
る。即ち、Ｓ極化成しない主面Ｙ真空チャックで吸着し
、且つ半導体ウェハー（１νに正の電源１ＩＩｖ接続し
、ウェハー（１）Ｋ対向させた白金電極に負の電Ｓ＊を
接続し、濃度数士憾の弗陵から成る電解液を使用して約
”／】ｍｉｎの速度で化成する。しかる恢、１０００５
１３００℃、約３０分間の熱処理Ｖ施して絶縁性の良い
酸化層から成る陽極化成層（３）ｖ形成する。なお、こ
ＯＩＩ極化酸化成層１の厚さくＩＩさ）Ｙ２２μ満とす
れば素子形成後に於ける寄生容量の低減Ｏ効°果が少な
い、一方、陽極化成層（３１の厚さが３０μを越えると
、陽極化成で生じる孔が大きくなり、陽極化成層（３１
がもろ（なる。
従って、陽極化成層（３）の好ましめ厚さの範囲は２〜
３０声である。
３０声である。
次に、シリコンウニ＾−から成る支持基板としての半導
体ウェハー（４１の接着面側の主面に、商品名シリカフ
ィルムと称して市販されている有機オキシシランのアル
コール来港１１１を約０．５μの厚さに塗布し、この上
に５１！３ＷＪに示す如く素子形成用半導体ウェハー（
１１の陽極化成層（３）ｖ接触させ、一対のウェハー（
川４１に＃２００ ｇ／ｃｍ”の圧力を加え。
体ウェハー（４１の接着面側の主面に、商品名シリカフ
ィルムと称して市販されている有機オキシシランのアル
コール来港１１１を約０．５μの厚さに塗布し、この上
に５１！３ＷＪに示す如く素子形成用半導体ウェハー（
１１の陽極化成層（３）ｖ接触させ、一対のウェハー（
川４１に＃２００ ｇ／ｃｍ”の圧力を加え。
約１００でて約３分間加熱する。しかる後、］０００℃
、数十分間の熱処理を施して接着剤層（５）中の有機成
分を蒸発させる。これにより、第３図に示す如く、一対
のウェハー１１１１４１が絶縁性接着剤層（５）により
一体化された結合ウェハー＋６１が得られる。
、数十分間の熱処理を施して接着剤層（５）中の有機成
分を蒸発させる。これにより、第３図に示す如く、一対
のウェハー１１１１４１が絶縁性接着剤層（５）により
一体化された結合ウェハー＋６１が得られる。
次に、支持用半導体ウェハー（４］の主面を７オトレジ
ストで被覆し、素子形成用半導体ウェハー１１３ＯＮｉ
ｌ領域（１ａ）を弗ａ２＝硝酸：酢酸−１：３：１のエ
ツチング液によつ１約２６０μエツチング除去し、第４
図に示す如（約２０μのＮ型領域（１鳳）を残存させる
。
ストで被覆し、素子形成用半導体ウェハー１１３ＯＮｉ
ｌ領域（１ａ）を弗ａ２＝硝酸：酢酸−１：３：１のエ
ツチング液によつ１約２６０μエツチング除去し、第４
図に示す如（約２０μのＮ型領域（１鳳）を残存させる
。
次に、Ｎ型領域（１ｍ）ＩＣ第５図に示す如く複数の素
子（７ｇ） （７ｂ） （７ｃ）を形成する。即ち、こ
の実施例では、トランジスタのベース領域となるＰｉｌ
ｌ領域（８）。
子（７ｇ） （７ｂ） （７ｃ）を形成する。即ち、こ
の実施例では、トランジスタのベース領域となるＰｉｌ
ｌ領域（８）。
エミッタ領域となるＮ１１領域（９八コレクタ電極形成
用のＮ型領域αＯを選択的に形成し、各領域にＳｉｎ、
膜（Ｉｌｌの開孔を介し工電極（図示せずンを設ける。
用のＮ型領域αＯを選択的に形成し、各領域にＳｉｎ、
膜（Ｉｌｌの開孔を介し工電極（図示せずンを設ける。
次に、各素子（７ａ）（γｂ） （７ｃ）の境界領域を
第６図に示すようにエツチングで除去し、エア・アイソ
レーションによる絶縁分離領域σ３を各素子（７ｍ）（
７ｂ） （７ｃ）を囲むように形成する。この際、溝に
よる絶縁分離領域ａ２を陽極化成層（３）に違するよう
に形成する。これにより、各素子（７ａ） （７ｂ）
（７ｃ）が形成されている各島領域が、陽極化成層（３
）と絶縁分離領域Ｑ２１とによって完全に分離される。
第６図に示すようにエツチングで除去し、エア・アイソ
レーションによる絶縁分離領域σ３を各素子（７ｍ）（
７ｂ） （７ｃ）を囲むように形成する。この際、溝に
よる絶縁分離領域ａ２を陽極化成層（３）に違するよう
に形成する。これにより、各素子（７ａ） （７ｂ）
（７ｃ）が形成されている各島領域が、陽極化成層（３
）と絶縁分離領域Ｑ２１とによって完全に分離される。
上述から明らかなように１本実施例の方法には次の利点
がある。
がある。
（イ） 絶縁分離層としての陽極化成層（３１を２〜３
０μの範口内の約１０μに形成するので、寄生容量をＰ
Ｎ接合分離に比し”Ｃ１／２Ｑ〜”／３００とすること
が可能になる。従って、高周波動作に有利な半導体装置
を提供することができる。
０μの範口内の約１０μに形成するので、寄生容量をＰ
Ｎ接合分離に比し”Ｃ１／２Ｑ〜”／３００とすること
が可能になる。従って、高周波動作に有利な半導体装置
を提供することができる。
１口） エピタキシャル成長の工程１使用しないで素子
（７ａ）〜（７ｃ） Ｙ形成するので、製造が容易とな
り、コストの低減が可能になる。
（７ａ）〜（７ｃ） Ｙ形成するので、製造が容易とな
り、コストの低減が可能になる。
（ハ） Ｎ型拡散層（２１を陽極化成する前及びウェハ
ー（ｉｎ’接着する前に設けるので、埋込層の形成及び
コントロールが容易になる。
ー（ｉｎ’接着する前に設けるので、埋込層の形成及び
コントロールが容易になる。
に） 素子形成用半導体ウェハー田に陽極化成層（３）
を設けるので、素子形成用半導体ウニノー−（１ンを厚
（することが可能になる。従って、ウェハーｉｌｌのＭ
！１４等の恐れが少な（なる。
を設けるので、素子形成用半導体ウニノー−（１ンを厚
（することが可能になる。従って、ウェハーｉｌｌのＭ
！１４等の恐れが少な（なる。
次に本発明の別の実施例を示す第７ＷＡ及び第８図につ
いて述べる。但し、第１図〜第６図と実質的に共通する
部分には同一の符号な付してその説明を省略する。この
冥施例では、第６図と実質的に同一な結合ウェハー（６
）Ｏ上に更に別の素子形成用半導体ウェハ−α３ｖ有機
オキシシランのアルコール糸溝１［Ｋよって結合する。
いて述べる。但し、第１図〜第６図と実質的に共通する
部分には同一の符号な付してその説明を省略する。この
冥施例では、第６図と実質的に同一な結合ウェハー（６
）Ｏ上に更に別の素子形成用半導体ウェハ−α３ｖ有機
オキシシランのアルコール糸溝１［Ｋよって結合する。
この際、上部の素子形成用半導体ウエノ１−α３にも予
め陽極化成層０４１及び埋込層用ＯＮ！！１１拡散層（
図示せず）Ｖ予め形成してお（。
め陽極化成層０４１及び埋込層用ＯＮ！！１１拡散層（
図示せず）Ｖ予め形成してお（。
接着剤層ａ９によって上部のウェハーαＪが下部の結合
ウェハー（６）に一体化されたら、上部のウニ／′−一
αＪは下部の結合ウエノ’−１６１で機械的に支持され
た状態となるので、上部ウエノ・−ａｌの素子形成半導
体領域（１３ｍ）の一部ｖ１１えばエツチングで除去し
、薄い半導体領域を形成し、ここに不純物拡散で票子四
を形成し、谷素子αｅの相互間をエツチングで分離し、
第８囮に示す立体構造とする。この際、下部の素子（７
）Ｏ電気的接続部分は上部の素子（１６１で覆われない
部分に設け、必要に応じて上部の素子ａ８と下部の素子
（７）とをワイヤ等の結合部材ａηで接続する。これに
より、寄生容量の小さ一索子を高集積状態に容易に形成
することが可能になる。
ウェハー（６）に一体化されたら、上部のウニ／′−一
αＪは下部の結合ウエノ’−１６１で機械的に支持され
た状態となるので、上部ウエノ・−ａｌの素子形成半導
体領域（１３ｍ）の一部ｖ１１えばエツチングで除去し
、薄い半導体領域を形成し、ここに不純物拡散で票子四
を形成し、谷素子αｅの相互間をエツチングで分離し、
第８囮に示す立体構造とする。この際、下部の素子（７
）Ｏ電気的接続部分は上部の素子（１６１で覆われない
部分に設け、必要に応じて上部の素子ａ８と下部の素子
（７）とをワイヤ等の結合部材ａηで接続する。これに
より、寄生容量の小さ一索子を高集積状態に容易に形成
することが可能になる。
以上１本発明の実施例について述べたが１本発明はこれ
に限定されるものではな（、更に変形可能なものである
０例えば、第９図に示す如く、酸化物層によって絶縁分
離領域α′Ｊ′Ｉｔ形成してもよい。
に限定されるものではな（、更に変形可能なものである
０例えば、第９図に示す如く、酸化物層によって絶縁分
離領域α′Ｊ′Ｉｔ形成してもよい。
また第９図に示す如く支持用半導体ウエノ１−（４）に
陽極化成層Ｃ３ａ） ｙ！−設けてもよい。！ｙ、：＊
２段に限ることな（３段又はこれ以外の多段立体構造と
する場合にも適用可能である。また、実施例では拡散に
よって各素子（７ａ） Ｃ７ｂ） （７ｃ） ％＝影形
成た後に絶縁分離領域０カン形成しているが、逆に絶縁
分離領域ａ邊ヲ形成した後に、不純物拡散等で各素子Ｎ
型領域（１ｍ）が厚（ても差し支えない場合には。
陽極化成層Ｃ３ａ） ｙ！−設けてもよい。！ｙ、：＊
２段に限ることな（３段又はこれ以外の多段立体構造と
する場合にも適用可能である。また、実施例では拡散に
よって各素子（７ａ） Ｃ７ｂ） （７ｃ） ％＝影形
成た後に絶縁分離領域０カン形成しているが、逆に絶縁
分離領域ａ邊ヲ形成した後に、不純物拡散等で各素子Ｎ
型領域（１ｍ）が厚（ても差し支えない場合には。
第４図に示す如（エツチングで薄くする工程Ｙ省略して
もよい。また陽極化成層（３１をウェハーｉｌ＋の上下
両主面に形成し、後に上面形成された陽極化成層を除去
してもよい。
もよい。また陽極化成層（３１をウェハーｉｌ＋の上下
両主面に形成し、後に上面形成された陽極化成層を除去
してもよい。
第］図、第２図、第３図、第４図、第５図、及び第６図
は本発明の実施例に係わる半導体装置な工程順に示す断
面図、第７融及び１８８図は本発明の別の実施例に係わ
る半導体装置Ｙ工程順に示す断面図、第９図は使形例に
係わる半導体装置を示す断面図である。 尚ＦｊＡＩｉｌｉに用いられている符号に於いて、（１
１は素子形成用半導体ウェハー、（２ＢはＮＷ拡散層、
（３１は陽極化成層、（４）は支持用半導体ウェハー、
（５１は接着剤層、（６）は結合ウニ” 、 （７ａ
） （７ｂ） （７ｃ）は素子、α邊は結縁分離領域で
ある。 代理人 高野則次
は本発明の実施例に係わる半導体装置な工程順に示す断
面図、第７融及び１８８図は本発明の別の実施例に係わ
る半導体装置Ｙ工程順に示す断面図、第９図は使形例に
係わる半導体装置を示す断面図である。 尚ＦｊＡＩｉｌｉに用いられている符号に於いて、（１
１は素子形成用半導体ウェハー、（２ＢはＮＷ拡散層、
（３１は陽極化成層、（４）は支持用半導体ウェハー、
（５１は接着剤層、（６）は結合ウニ” 、 （７ａ
） （７ｂ） （７ｃ）は素子、α邊は結縁分離領域で
ある。 代理人 高野則次
Claims (1)
- （１）半導体ウェハーの一主面から深さ２〜３０声まで
の領域に陽極化成層を設ける工程と。 前記半導体ウニＩ〜−の前記陽極化成層に支持基穢を接
着剤で接着する工程と。 前記半導体ウェハーの表面から前記陽極化成層に達する
よ５に素子分離用の絶縁分離領域を形成する工程と。 前記絶縁分離領域の形成後又は前に前記半導体ウェハー
に半導体素子を形成する工程と。 を含む半導体装置の製造方法。 （２１前記半導体ウニ／１−は、堀込層として働く抵抗
率の小さめ不純物拡散層ｔ′有するｔのである特許請求
の範囲第１項記載ｏｊＰ導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106430A JPS589334A (ja) | 1981-07-08 | 1981-07-08 | 絶縁分離層を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106430A JPS589334A (ja) | 1981-07-08 | 1981-07-08 | 絶縁分離層を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589334A true JPS589334A (ja) | 1983-01-19 |
Family
ID=14433435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106430A Pending JPS589334A (ja) | 1981-07-08 | 1981-07-08 | 絶縁分離層を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036021A (en) * | 1987-10-19 | 1991-07-30 | Fujitsu Limited | Method of producing a semiconductor device with total dielectric isolation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246798A (en) * | 1975-10-09 | 1977-04-13 | Toyota Motor Corp | Display equipment |
-
1981
- 1981-07-08 JP JP56106430A patent/JPS589334A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246798A (en) * | 1975-10-09 | 1977-04-13 | Toyota Motor Corp | Display equipment |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036021A (en) * | 1987-10-19 | 1991-07-30 | Fujitsu Limited | Method of producing a semiconductor device with total dielectric isolation |
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