JPS62293348A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62293348A JPS62293348A JP61136691A JP13669186A JPS62293348A JP S62293348 A JPS62293348 A JP S62293348A JP 61136691 A JP61136691 A JP 61136691A JP 13669186 A JP13669186 A JP 13669186A JP S62293348 A JPS62293348 A JP S62293348A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- code
- level
- rom
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は読み出し専用メモリ（以下ＲＯＭと略記する）
を内蔵したマイクロコンピュータに関する。
を内蔵したマイクロコンピュータに関する。
半導体基板」二に構成されたＲ ＯＭ内蔵のマイクロコ
ンピュータ、所謂シングルチップマイクロコンピュータ
（以下マイクロコンピュータと略記する）ではプログラ
ムや数値データ等がＲＯＭに記憶されている。従来のマ
イクロコンピュータは、製造時の検査あるいは利用者の
確認のため、」１記Ｒ，ＯＭの内容はボート等を通して
外部へ容易に出力可能な構成となっていた。
ンピュータ、所謂シングルチップマイクロコンピュータ
（以下マイクロコンピュータと略記する）ではプログラ
ムや数値データ等がＲＯＭに記憶されている。従来のマ
イクロコンピュータは、製造時の検査あるいは利用者の
確認のため、」１記Ｒ，ＯＭの内容はボート等を通して
外部へ容易に出力可能な構成となっていた。
ＲＯＭ内容は集積回路製造工程中のある工程で決定され
るもので、記憶内容の全てが正しいことを製造時に確認
する必要がある。このため、従来マイクロコンピュータ
のテスト用端子を含む外部端子の論理レベルによりＲＯ
Ｍ内容は容易に外部端子へ読み出せる構成となっている
。
るもので、記憶内容の全てが正しいことを製造時に確認
する必要がある。このため、従来マイクロコンピュータ
のテスト用端子を含む外部端子の論理レベルによりＲＯ
Ｍ内容は容易に外部端子へ読み出せる構成となっている
。
以下、図面を用いて従来例を説明する。第２図は従来の
マイクロコンピュータのブロック図を示し、１はＲＯＭ
、２はプログラムカウンタ、３は内部バス、４は入出カ
ポ−１〜、５はデータメモリー、６は演算回路、７は制
御回路、８はテスＩ・用端子である。
マイクロコンピュータのブロック図を示し、１はＲＯＭ
、２はプログラムカウンタ、３は内部バス、４は入出カ
ポ−１〜、５はデータメモリー、６は演算回路、７は制
御回路、８はテスＩ・用端子である。
ここでテスＩ・用端子８の論理レベルを°゛ハイ゛して
テストモードにすると、制御回路７によりプログラムカ
ウンタ２はリセット後インクリメントを行なう。これに
よりＲＯＭＩの内容はＯ番地より順次内部バス３へ出力
され、さらに入出力ボート４を通して外部へ出力される
。
テストモードにすると、制御回路７によりプログラムカ
ウンタ２はリセット後インクリメントを行なう。これに
よりＲＯＭＩの内容はＯ番地より順次内部バス３へ出力
され、さらに入出力ボート４を通して外部へ出力される
。
上述した従来のマイクロコンピュータでは外部端子の論
理レベルのみでＲＯＭの内容を容易に読み出すことがで
きるため、プログラム等の機密保持上問題であった。
理レベルのみでＲＯＭの内容を容易に読み出すことがで
きるため、プログラム等の機密保持上問題であった。
本発明のマイクロコンピュータは、外部より入力された
データ間のプログラムステータスワードを含む演算結果
と、予め決定されたコードを発生するコード発生回路の
出力とが一致したときのみ、外部端子の論理レベルによ
り読み出し専用メモリの内容を外部へ出力可能とする手
段を有することを特徴とする。
データ間のプログラムステータスワードを含む演算結果
と、予め決定されたコードを発生するコード発生回路の
出力とが一致したときのみ、外部端子の論理レベルによ
り読み出し専用メモリの内容を外部へ出力可能とする手
段を有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。■
はＲＯＭ、２はプログラムカウンタ、３は内部バス、４
は入出力ボート、５はデータメモリー、６は演算回路、
７は制御回路、８はテスト用端子、９はコード発生回路
、１０は一致検出回路、１１は論理積ゲー１〜である。
はＲＯＭ、２はプログラムカウンタ、３は内部バス、４
は入出力ボート、５はデータメモリー、６は演算回路、
７は制御回路、８はテスト用端子、９はコード発生回路
、１０は一致検出回路、１１は論理積ゲー１〜である。
演算回路６の演算結果“レジスタ（以下ＡＣＣと略記す
る〉およびプログラムステータスワード（以下ＰＳＷと
略記する）の内容は内部バス３へ出力できると共にＡＣ
ＣとＰＳＷは並列に一致検出回路１０の一方の入力とな
っている。またコード発生回路９の出力は一致検出回路
１０の他方の入力となっている。さらに−数構出回路１
ｏの出力とテスト用端子８よりの入力信号の論理積ゲー
ト１１の出力がテスト信号となり制御回路７へ入力され
ている。
る〉およびプログラムステータスワード（以下ＰＳＷと
略記する）の内容は内部バス３へ出力できると共にＡＣ
ＣとＰＳＷは並列に一致検出回路１０の一方の入力とな
っている。またコード発生回路９の出力は一致検出回路
１０の他方の入力となっている。さらに−数構出回路１
ｏの出力とテスト用端子８よりの入力信号の論理積ゲー
ト１１の出力がテスト信号となり制御回路７へ入力され
ている。
以下にＲＯＭ内容のテスト時の動作について述べる。ま
ず入出カポ−１へ４を入力モードとし、入出力ボート４
および内部バス３を介してデータメモリ５へデータを取
り込み、更にデータメモリ５と入出力ボート４より入力
されたデータとの間で予め決められた演算を行なう。こ
の結果、Ａ ＣＣとＰＳＷの内容が共にコード発生回路
９のコードと等しいとき、−数構出回路１０は論理レベ
ルパハイ′” （以下”Ｈ”レベルと略記する）を出力
する。ここでテスト用端子８に＋＋ Ｈ＋＋レベルが印
加されると論理積ゲート１１の出力であるテスト信号が
゛′Ｈ′°レベルとなりテスト状態となる。この状態で
は従来例と同様にテスト信号の入力された制御回路７の
制御によりプログラムカウンタ２のインクリメントを行
ない、ＲＯＭ１の内容は０番地より順次、内部バス３．
入出力ボート４を介して外部へ出力される。
ず入出カポ−１へ４を入力モードとし、入出力ボート４
および内部バス３を介してデータメモリ５へデータを取
り込み、更にデータメモリ５と入出力ボート４より入力
されたデータとの間で予め決められた演算を行なう。こ
の結果、Ａ ＣＣとＰＳＷの内容が共にコード発生回路
９のコードと等しいとき、−数構出回路１０は論理レベ
ルパハイ′” （以下”Ｈ”レベルと略記する）を出力
する。ここでテスト用端子８に＋＋ Ｈ＋＋レベルが印
加されると論理積ゲート１１の出力であるテスト信号が
゛′Ｈ′°レベルとなりテスト状態となる。この状態で
は従来例と同様にテスト信号の入力された制御回路７の
制御によりプログラムカウンタ２のインクリメントを行
ない、ＲＯＭ１の内容は０番地より順次、内部バス３．
入出力ボート４を介して外部へ出力される。
演算の結果ＡＣＣおよびＰＳＷの値のいずれかがコード
発生回路９のコードと異なるときは一致検出回路１０は
論理レベル゛ロウパ（以下“’ Ｌ ”レベルと略記す
る）を出力するため、テスＩ・用端子８に°’ Ｈ”レ
ベルが印加されてもテスト信号は′″Ｌ ”レベルのま
までテスト状態とはならずＲ，０Ｍ内容の外部への読み
出しを行なうことは出来ない。なおコード発生回路９の
コードは製造時に決定されるが、ＲＯＭ内容を決定する
製造工程と同一の工程で決定されるのが製造上効果的で
ある。
発生回路９のコードと異なるときは一致検出回路１０は
論理レベル゛ロウパ（以下“’ Ｌ ”レベルと略記す
る）を出力するため、テスＩ・用端子８に°’ Ｈ”レ
ベルが印加されてもテスト信号は′″Ｌ ”レベルのま
までテスト状態とはならずＲ，０Ｍ内容の外部への読み
出しを行なうことは出来ない。なおコード発生回路９の
コードは製造時に決定されるが、ＲＯＭ内容を決定する
製造工程と同一の工程で決定されるのが製造上効果的で
ある。
以上説明したように本発明は予めコードとしてマイクロ
コンピュータに記憶されたデータと一致する演算結果が
得られた場合のみ外部へ内蔵ＲＯＭの読み出し動作が行
なえるようにすることにより、製造関係以外の者が単に
テスト用端子への信号印加のみでＲＯＭ内容を読み出す
ことは出来ず、機密保持の効果がある。
コンピュータに記憶されたデータと一致する演算結果が
得られた場合のみ外部へ内蔵ＲＯＭの読み出し動作が行
なえるようにすることにより、製造関係以外の者が単に
テスト用端子への信号印加のみでＲＯＭ内容を読み出す
ことは出来ず、機密保持の効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。 １・・・ＲＯＭ、２・・・プログラムカウンタ、３・・
・内部バス、４・・・入出力ボート、５・・・データメ
モリ、６・・・演算回路、７・・制御回路、８・・・テ
スト用端子、９・・・コード発生回路、１０・・−数枚
出回路、１１・・・論理積ゲーｌ〜。 ノ −−−・ ＲＯＨ２−−−・フ亡ゲラムカ÷ｙ、り
３−一−・均飾尺ズ ４−−−一入竺ｆ）汁
ぐ−ＹＳ−−−− データメモリ るーーー
讃耳゛回玲７−−−・ を」御゛回詩 ａ−
−−−テズト用謳恰子りｍ−−・コード°発註Ｗ長も １０−−−・−を才剣巳回ｌト ／／−一−・き
齢理ヤｒｑ’−トン 牛 ｌ 図
従来例を示すブロック図である。 １・・・ＲＯＭ、２・・・プログラムカウンタ、３・・
・内部バス、４・・・入出力ボート、５・・・データメ
モリ、６・・・演算回路、７・・制御回路、８・・・テ
スト用端子、９・・・コード発生回路、１０・・−数枚
出回路、１１・・・論理積ゲーｌ〜。 ノ −−−・ ＲＯＨ２−−−・フ亡ゲラムカ÷ｙ、り
３−一−・均飾尺ズ ４−−−一入竺ｆ）汁
ぐ−ＹＳ−−−− データメモリ るーーー
讃耳゛回玲７−−−・ を」御゛回詩 ａ−
−−−テズト用謳恰子りｍ−−・コード°発註Ｗ長も １０−−−・−を才剣巳回ｌト ／／−一−・き
齢理ヤｒｑ’−トン 牛 ｌ 図
Claims (1)
- 外部より入力されたデータ間のプログラムステータスワ
ードを含む演算結果と、予め決定されたコードを発生す
るコード発生回路の出力とが一致したときのみ、外部端
子の論理レベルにより読み出し専用メモリの内容を外部
へ出力可能とする手段を有することを特徴としたマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136691A JPS62293348A (ja) | 1986-06-11 | 1986-06-11 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136691A JPS62293348A (ja) | 1986-06-11 | 1986-06-11 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293348A true JPS62293348A (ja) | 1987-12-19 |
Family
ID=15181214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136691A Pending JPS62293348A (ja) | 1986-06-11 | 1986-06-11 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293348A (ja) |
-
1986
- 1986-06-11 JP JP61136691A patent/JPS62293348A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| JP2581018B2 (ja) | データ処理装置 | |
| US4870573A (en) | Microcomputer capable of testing execution of a program with no branch | |
| JPH0827730B2 (ja) | シングルチップマイクロコンピュータ及びそのテスト方法 | |
| JPH0250226A (ja) | マイクロコンピュータ | |
| JP2531112B2 (ja) | 情報処理装置 | |
| JPH03296146A (ja) | プログラム開発支援装置 | |
| JPS6220960Y2 (ja) | ||
| JPH03175538A (ja) | 二重化処理装置 | |
| JP2903601B2 (ja) | Ｒｏｍ内蔵マイクロコンピュータ | |
| JPH0954766A (ja) | マイクロコンピュータ | |
| JPH0554139B2 (ja) | ||
| JP2001133516A (ja) | 半導体テスト回路 | |
| JPS5897200A (ja) | 情報処理装置 | |
| JPH04148354A (ja) | 半導体集積回路 | |
| JP2002150795A (ja) | 半導体集積回路 | |
| JPH09274611A (ja) | マイクロコンピュータ | |
| JPH0440543A (ja) | 半導体集積回路装置 | |
| JPH0248740A (ja) | Ｌｓｉのテスト法 | |
| JPS59152600A (ja) | マイクロコンピユ−タ | |
| JPH04340137A (ja) | プログラム評価用プロセッサ | |
| JPS62293371A (ja) | プログラム検査回路 | |
| JPH01232454A (ja) | アドレスバス試験方式 | |
| JPH0471218B2 (ja) | ||
| JPS6234079A (ja) | 試験回路 |