JPS59112656A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS59112656A JPS59112656A JP57222080A JP22208082A JPS59112656A JP S59112656 A JPS59112656 A JP S59112656A JP 57222080 A JP57222080 A JP 57222080A JP 22208082 A JP22208082 A JP 22208082A JP S59112656 A JPS59112656 A JP S59112656A
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- Japan
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- conductive layer
- polysilicon layer
- impurity region
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１）発明の技術分野
本発明は半導体装置、竹にＩＶＤＳ （Ｍｅｔａｌ Ｏ
ｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ：金属酸化膜半
導体）型半導体装置とその製造方法に関する。
ｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ：金属酸化膜半
導体）型半導体装置とその製造方法に関する。
２）従来技術と問題点
近年、十首体装置〇一種であるＭＯＳ装置はそのフ０レ
ーナ技６１．１の確立と共に集Ｖ＃度が高い／ｌ！ｉ費
醒力が小さいなどの理由で、集積回路によく使用されて
いる。ＭＯ８型゛１′＝導体装置の中でも、高年］責化
に通したＦａｒ ｇ’１４ ／リコンケ゛−ト構造のも
のでは、ＭＯＳトランノスタのり゛−ト電極配線にはポ
リシリコン層を用い、また同時に１１層を配；課に用い
るのが普通である。ＭＯＳ トランジスタのソース又は
ドレイン用不純物拡赦領域とり゛−ト用ポリシリコン層
との間の相互接続はＡｔ配線層を介して行なうことが多
い。しかしこれではＡｔ配線層や相互コンタクト部が介
在することから集［１向上に不利である。そこでポリシ
リコン層とソース又はドレイン用不純物領域とを直接接
続する技法が考え出されている。これは埋込みコンタク
ト（ＢｕｒｉｅｄＣｏｎｔａｃｔ ）構造と称されてい
るもので、例えば特公昭５０−１９８６号公報などに開
示されている。
ーナ技６１．１の確立と共に集Ｖ＃度が高い／ｌ！ｉ費
醒力が小さいなどの理由で、集積回路によく使用されて
いる。ＭＯ８型゛１′＝導体装置の中でも、高年］責化
に通したＦａｒ ｇ’１４ ／リコンケ゛−ト構造のも
のでは、ＭＯＳトランノスタのり゛−ト電極配線にはポ
リシリコン層を用い、また同時に１１層を配；課に用い
るのが普通である。ＭＯＳ トランジスタのソース又は
ドレイン用不純物拡赦領域とり゛−ト用ポリシリコン層
との間の相互接続はＡｔ配線層を介して行なうことが多
い。しかしこれではＡｔ配線層や相互コンタクト部が介
在することから集［１向上に不利である。そこでポリシ
リコン層とソース又はドレイン用不純物領域とを直接接
続する技法が考え出されている。これは埋込みコンタク
ト（ＢｕｒｉｅｄＣｏｎｔａｃｔ ）構造と称されてい
るもので、例えば特公昭５０−１９８６号公報などに開
示されている。
第１図はかかる従来の埋込コンタクト構造を示す断面図
である。即ち、シリコン基板ｌＯ上にシリコン酸化膜１
２が形成され、更にその上に順次ポリシリコン層１４と
シリコン酸化膜１３が積層され、かつポリシリコン層１
４０基板へのコンタクト部直下から図面に向かって左１
則にＮ膨拡散層１１が形成されている。製造工程として
は、ポリシリコン層形成前、従ってソースドレイン拡散
領域形成前に埋込コンタクト窓をυ１４けておく点が特
徴的である。ポリシリコン層１４と拡散層１１の重な９
部分はシリコン酸化膜１２を除去してあり、ポリクリコ
ンと拡散層が直接接続して埋込コンタクトを形成してい
る。
である。即ち、シリコン基板ｌＯ上にシリコン酸化膜１
２が形成され、更にその上に順次ポリシリコン層１４と
シリコン酸化膜１３が積層され、かつポリシリコン層１
４０基板へのコンタクト部直下から図面に向かって左１
則にＮ膨拡散層１１が形成されている。製造工程として
は、ポリシリコン層形成前、従ってソースドレイン拡散
領域形成前に埋込コンタクト窓をυ１４けておく点が特
徴的である。ポリシリコン層１４と拡散層１１の重な９
部分はシリコン酸化膜１２を除去してあり、ポリクリコ
ンと拡散層が直接接続して埋込コンタクトを形成してい
る。
しかし、従来の埋込コンタクトではダート電極の、ｆｆ
リンリコン層１４の拡散層１１との接触領域１４１の
長さｄ１即ち第１のシリコン酸化膜１２の端部から接触
領域１４１の端部までの長さｄが斂μｍ、例えば２乃至
３μｍもあった。この距離はリングラフ工程による／Ｆ
ターニングで定めているので現状ではこれ以下に短縮す
るのは困難である。
リンリコン層１４の拡散層１１との接触領域１４１の
長さｄ１即ち第１のシリコン酸化膜１２の端部から接触
領域１４１の端部までの長さｄが斂μｍ、例えば２乃至
３μｍもあった。この距離はリングラフ工程による／Ｆ
ターニングで定めているので現状ではこれ以下に短縮す
るのは困難である。
このためダート用ポリシリコン層とソース・ドレイン用
不純物領域との相互接続構造を一層小形にすることは現
実には不可能であり、このことは年債回路の小型化全阻
害する要因となっているという間鴇点があった。
不純物領域との相互接続構造を一層小形にすることは現
実には不可能であり、このことは年債回路の小型化全阻
害する要因となっているという間鴇点があった。
３）発明の目的
本発明の目的は、ＭＯＳダート電極用ポリシリコン層の
如＠導屯層と不純物拡散層との相互接続を行なう場合に
、その接触領域の長さ寸法を減少せしめることにより、
集積回路の集積度向上を可能とする相互接続構造及びそ
の製法全提供することにある。
如＠導屯層と不純物拡散層との相互接続を行なう場合に
、その接触領域の長さ寸法を減少せしめることにより、
集積回路の集積度向上を可能とする相互接続構造及びそ
の製法全提供することにある。
４）発明の構成
本発明によれ１，１１、半導体基板−Ｈに絶縁膜を介（
〜で設けられた第１導電層と、該第１導電層の端部に隣
接して前記基板内に設けられた不純物領域との間を、該
第１１取層に対してｌ−１：前記端部にてその側面のみ
と接し且つ該端部に隣接する前記不純物領域に延在して
接する第２導市、層、によって相互接続した構造２有す
ることを特徴とする半導体装置が提供される。そして本
発明によれは、かかる半導体装置全製造するため、半導
体基板上に絶縁膜を介して第１導電層パターンを形成し
、該第１導電層の端部に隣接して前記基板内に不純物領
域を形成した後、該第１導直層に対して少なくとも前記
端部にてその１μｍ１面に接し且つ該第１導亀層上に延
在し、史に該端部に隣接する前記不純物領域上に延在し
て接する第２導篭層を被着形成し、しかる後該第２導電
層を異方性エツチングしてほぼその厚全体に亘って除去
することにより、前記側面部分にのみ前記第２導屯層を
残置させ、該残置した第２導電層により前記第１導電層
と前記不純物領域との相互接続を行な゛うようにするこ
とを特徴とする半導体装置の製造方法が提供される。
〜で設けられた第１導電層と、該第１導電層の端部に隣
接して前記基板内に設けられた不純物領域との間を、該
第１１取層に対してｌ−１：前記端部にてその側面のみ
と接し且つ該端部に隣接する前記不純物領域に延在して
接する第２導市、層、によって相互接続した構造２有す
ることを特徴とする半導体装置が提供される。そして本
発明によれは、かかる半導体装置全製造するため、半導
体基板上に絶縁膜を介して第１導電層パターンを形成し
、該第１導電層の端部に隣接して前記基板内に不純物領
域を形成した後、該第１導直層に対して少なくとも前記
端部にてその１μｍ１面に接し且つ該第１導亀層上に延
在し、史に該端部に隣接する前記不純物領域上に延在し
て接する第２導篭層を被着形成し、しかる後該第２導電
層を異方性エツチングしてほぼその厚全体に亘って除去
することにより、前記側面部分にのみ前記第２導屯層を
残置させ、該残置した第２導電層により前記第１導電層
と前記不純物領域との相互接続を行な゛うようにするこ
とを特徴とする半導体装置の製造方法が提供される。
５）発明の実施例
以下、本発明全実施例により添付図面を参照して説明す
る。
る。
第２図（は本発明実施例に係る半導体装置の要部断面図
である。第２図の装置は、例えばＭＯ８型半導体製ｉ？
ｉであり、Ｐ形シリコン基板１０上に（・よ、順次、り
゛−ト絶縁膜用の下部シリコン酸化膜１２、クパ一ト電
極用のポリシリコン層１４、上部シリコン酸化膜１３が
形成されかつ上記ポリシリコン層１４とンリコン基板１
０の表面部に形成されたＮ膨拡散層］１（不純物領域）
七の間にはもう１つのポリンリ：丁ン１會１５が形成さ
れている。
である。第２図の装置は、例えばＭＯ８型半導体製ｉ？
ｉであり、Ｐ形シリコン基板１０上に（・よ、順次、り
゛−ト絶縁膜用の下部シリコン酸化膜１２、クパ一ト電
極用のポリシリコン層１４、上部シリコン酸化膜１３が
形成されかつ上記ポリシリコン層１４とンリコン基板１
０の表面部に形成されたＮ膨拡散層］１（不純物領域）
七の間にはもう１つのポリンリ：丁ン１會１５が形成さ
れている。
；」？リソリコン層１５は半径りの円のｖ４の形状をイ
エし、半（％、Ｄの犬合さけ、ｊＦ！リシリコン層１４
及び酸化ｌＩ＾］、２Ｍ嘆厚と同しで、１例としては大
体０．２〜０．３７ｔｒｎである。また、このポリシリ
コン層１５はその水平半径部分１５１と垂面半径部分１
５２がそれぞｆ’Ｌ Ｎ膨拡散層１１の上面とポリシリ
コン層１４の１ｎｉｌ而とに密着し、７Ｊ’！リシリコ
ン層１５￥−介して拡散層１５とポリシリコン層１４ｉ
接続する働らきを有する。
エし、半（％、Ｄの犬合さけ、ｊＦ！リシリコン層１４
及び酸化ｌＩ＾］、２Ｍ嘆厚と同しで、１例としては大
体０．２〜０．３７ｔｒｎである。また、このポリシリ
コン層１５はその水平半径部分１５１と垂面半径部分１
５２がそれぞｆ’Ｌ Ｎ膨拡散層１１の上面とポリシリ
コン層１４の１ｎｉｌ而とに密着し、７Ｊ’！リシリコ
ン層１５￥−介して拡散層１５とポリシリコン層１４ｉ
接続する働らきを有する。
拡散層１１と絶縁用ポリシリコンｊ−１５との密着領域
の長さ寸法りは半径りに近い。
の長さ寸法りは半径りに近い。
第３図は本発明装置の製造工程図である。図示する工程
には、既知のＣＶＤ （−ｃｈｅｍｉｃａｌ ｖａｐｏ
ｕｒｄｅｐｏｓｉｔｉｏｎ ）法が用いられる。ＣＶＤ
ｉとは、一般には化合物の分解・酸化などによりポリ
シリコンなど全基板上に形成させる方法をいい、基板の
形状（凹凸）にかかわらず均一な膜厚で形成できるとい
う利点がある。
には、既知のＣＶＤ （−ｃｈｅｍｉｃａｌ ｖａｐｏ
ｕｒｄｅｐｏｓｉｔｉｏｎ ）法が用いられる。ＣＶＤ
ｉとは、一般には化合物の分解・酸化などによりポリ
シリコンなど全基板上に形成させる方法をいい、基板の
形状（凹凸）にかかわらず均一な膜厚で形成できるとい
う利点がある。
先ず、シリコン基板１０上に下部シリコン酸化膜１２と
第１ポリシリコン層１４と上部シリコン酸化膜１３’Ｔ
ｈ積層し、これら全一括して・ぐターニングするく第３
図（１））。次に、上部シリコンｉ役化１漠１３とシリ
コン基板１０の」二方からポリシリコン層１５”ｉ Ｃ
ＶＤ法により被層形成する（第３図（２））。
第１ポリシリコン層１４と上部シリコン酸化膜１３’Ｔ
ｈ積層し、これら全一括して・ぐターニングするく第３
図（１））。次に、上部シリコンｉ役化１漠１３とシリ
コン基板１０の」二方からポリシリコン層１５”ｉ Ｃ
ＶＤ法により被層形成する（第３図（２））。
この時形成するポリシリコン層の膜厚は下層ポリシリコ
ン層１４と酸化膜１２とを合わせた膜厚相当分とする。
ン層１４と酸化膜１２とを合わせた膜厚相当分とする。
この場合、段差部分での厚さ寸法Ｆｉは上部シリコン酸
化膜１３またはシリコン基板１０の平坦部分の厚さ寸法
りの約２倍である。これは、ＣＶＤ法の特色上からいわ
ゆるステップカバレージが良好であることによるものて
′ある。このようにステップカバレージが良好なポリシ
リコン層１５′に公知のりアクティブイオンエツチング
の如き異方性エツチングを施しほぼ厚さｈ分だけ全面エ
ッチすると、第３図（３）に示すように、第１ポリンリ
コン層１４の側面とシリコン基板１０の上面に密着した
状態のｖ４円円形面の第２ポリシリコン層１５が残る。
化膜１３またはシリコン基板１０の平坦部分の厚さ寸法
りの約２倍である。これは、ＣＶＤ法の特色上からいわ
ゆるステップカバレージが良好であることによるものて
′ある。このようにステップカバレージが良好なポリシ
リコン層１５′に公知のりアクティブイオンエツチング
の如き異方性エツチングを施しほぼ厚さｈ分だけ全面エ
ッチすると、第３図（３）に示すように、第１ポリンリ
コン層１４の側面とシリコン基板１０の上面に密着した
状態のｖ４円円形面の第２ポリシリコン層１５が残る。
最後に、Ｎ膨拡散層を通常の不純物拡散法或いはイオン
注入法等により形成する。この時、ポリシリコン層１５
から若しくはポリ／リコン層１５全通してＮ形不純物が
基板に拡散し、１９１Ｊシリコン層１５＠下にもＮ膨拡
散層が同時に形成される（第３図（４））。
注入法等により形成する。この時、ポリシリコン層１５
から若しくはポリ／リコン層１５全通してＮ形不純物が
基板に拡散し、１９１Ｊシリコン層１５＠下にもＮ膨拡
散層が同時に形成される（第３図（４））。
６）発明の効果
上記の通り、本発明によればグー）！極用ポリシリコン
層１４の如＠第１導亀層に対し側面のみに密着するぼり
シリコン層１５の如＠第２導屯層を七ルファラインメン
ト的に形成することによりＮ膨拡散層１１の如き不純物
領域との接ｈすＩ域の長さ寸法を減少させることができ
るので、このｉ目互接続溝造を適用した半導体装１６の
集積密ＩＪｆを同上することが可能である。
層１４の如＠第１導亀層に対し側面のみに密着するぼり
シリコン層１５の如＠第２導屯層を七ルファラインメン
ト的に形成することによりＮ膨拡散層１１の如き不純物
領域との接ｈすＩ域の長さ寸法を減少させることができ
るので、このｉ目互接続溝造を適用した半導体装１６の
集積密ＩＪｆを同上することが可能である。
尚、前記実施例ではＭＯ８型半導体装直における７ノ？
リシリコン層への接続についての例を説明したが、上記
本発明の効果はバイポージ型半導体装置においても当然
得られ、また各導電層のイコ料も月？リシリコンに限ら
ず他種材料でもイ目互イイｒｋ；；ｅ ｊ：’４ ）告
小型の効果が得られることは明らかであろう。
リシリコン層への接続についての例を説明したが、上記
本発明の効果はバイポージ型半導体装置においても当然
得られ、また各導電層のイコ料も月？リシリコンに限ら
ず他種材料でもイ目互イイｒｋ；；ｅ ｊ：’４ ）告
小型の効果が得られることは明らかであろう。
第１図は従来の一’１′導体装置の断面図、第２図は本
発明実施例に係る半導体装１ｒ１〔の型部１ゎｒ面図、
２４３３図は第２図の装置の製造工程図である。 １０・・・シリコン基板、１１・・・Ｎ膨拡散層、１２
・・・下部シリコン酸化膜、１３・・・上部シリコン［
１４２化膜、１４・・・第１ポリシリコン層、１５・・
・第２ポリシリコン層、１５１・・・第２ポリシリコン
層水平半径部分、１５２・・・第２ポリシリコン層垂ビ
Ｊ半径部分。 特許出願人 富士通株式会社 行許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図 ド ２５８−
発明実施例に係る半導体装１ｒ１〔の型部１ゎｒ面図、
２４３３図は第２図の装置の製造工程図である。 １０・・・シリコン基板、１１・・・Ｎ膨拡散層、１２
・・・下部シリコン酸化膜、１３・・・上部シリコン［
１４２化膜、１４・・・第１ポリシリコン層、１５・・
・第２ポリシリコン層、１５１・・・第２ポリシリコン
層水平半径部分、１５２・・・第２ポリシリコン層垂ビ
Ｊ半径部分。 特許出願人 富士通株式会社 行許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図 ド ２５８−
Claims (1)
- 【特許請求の範囲】 ■、半導体基板上に絶縁膜を介して設けられた第１導邂
層と、該第１導東層の端部にＩいト接して前記基板内に
設けられた不純物領域との間を、該第１導電層に対して
は前記端部にてその１１１１１而のみと接し且つ該端部
に隣接する前記不純物領域に延在して接する第２導電層
、によって相互接続した構造を有することを特徴とする
半導体装置。 ２ 半導体基板上に絶縁膜を介して第ｔ＝４；亀層パタ
ーンを形成し、該第１導電層の端部に隣接して前記基板
内に不純物領域を形成した後、該第１導げ層に対して少
なくとも前記端部にてそのｆｉｌｌ ＋ｍｊに接し且つ
該第１４屯層上に延イＪヨし、すｙに該端部に隣接する
ＡｆＪ記不純物領域上に延在して接する第２導取層を被
着形成し、しかる後該第２導改層全異方性エツチングし
てほぼその厚全体に暇って除去することにより、前記倶
ｊ面部分にのみ前記第２導直層を残置させ、該残置した
第２導電層により前記第１導Φ層と前記不純物領域−と
の相互接続を行なうようにすることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222080A JPS59112656A (ja) | 1982-12-20 | 1982-12-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57222080A JPS59112656A (ja) | 1982-12-20 | 1982-12-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112656A true JPS59112656A (ja) | 1984-06-29 |
Family
ID=16776806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57222080A Pending JPS59112656A (ja) | 1982-12-20 | 1982-12-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112656A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281466A (ja) * | 1986-05-30 | 1987-12-07 | Fujitsu Ltd | 半導体装置 |
| US5434103A (en) * | 1993-06-10 | 1995-07-18 | Micron Technology, Inc. | Method of forming an electrical connection |
| US5593920A (en) * | 1992-04-30 | 1997-01-14 | Sgs-Thomson Microelectronics, Inc. | Method for forming contact structures in integrated circuits |
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
-
1982
- 1982-12-20 JP JP57222080A patent/JPS59112656A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281466A (ja) * | 1986-05-30 | 1987-12-07 | Fujitsu Ltd | 半導体装置 |
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| US5736437A (en) * | 1993-05-12 | 1998-04-07 | Micron Technology, Inc. | Method of fabricating a bottom and top gated thin film transistor having an electrical sidewall connection |
| US6229212B1 (en) | 1993-05-12 | 2001-05-08 | Micron Technology, Inc. | Integrated circuitry and thin film transistors |
| US6306696B1 (en) | 1993-05-12 | 2001-10-23 | Micron Technology, Inc. | Methods of forming integrated circuitry methods of forming thin film transistors, integrated circuitry and thin film transistors |
| US6479332B2 (en) | 1993-05-12 | 2002-11-12 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US6689649B2 (en) | 1993-05-12 | 2004-02-10 | Micron Technology, Inc. | Methods of forming transistors |
| US6759285B2 (en) | 1993-05-12 | 2004-07-06 | Micron Technology, Inc. | Methods of forming transistors |
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| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
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