JPS59115565A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS59115565A JPS59115565A JP57225693A JP22569382A JPS59115565A JP S59115565 A JPS59115565 A JP S59115565A JP 57225693 A JP57225693 A JP 57225693A JP 22569382 A JP22569382 A JP 22569382A JP S59115565 A JPS59115565 A JP S59115565A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- breakdown voltage
- integrated circuit
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
- H10D8/25—Zener diodes
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バイポーラ型半導体集積回路の構成素子の一
つであるダイオードの形成方法、特に分離拡散層を利用
して半導体基板を７ノード電極とする低降服電圧のツェ
ナーダイオードの形成方法に関する。
つであるダイオードの形成方法、特に分離拡散層を利用
して半導体基板を７ノード電極とする低降服電圧のツェ
ナーダイオードの形成方法に関する。
一般に、ＰＮ接合の降服電圧を定めるのは、電子なだれ
効果とツェナ効果とであり、電子なだれ効果は１０
ａｔｏｍｓ〜以下の時に顕著であり、ツェナ効果は１０
ａｔｏｍｓ／７以上で働くことが知られている。−
万降服電圧値を決定する遷移領域（空乏層）は、ＰＮ接
合の両側に広がるが、低不純物濃度層側の広がり万がよ
り大きいことが知られている。
効果とツェナ効果とであり、電子なだれ効果は１０
ａｔｏｍｓ〜以下の時に顕著であり、ツェナ効果は１０
ａｔｏｍｓ／７以上で働くことが知られている。−
万降服電圧値を決定する遷移領域（空乏層）は、ＰＮ接
合の両側に広がるが、低不純物濃度層側の広がり万がよ
り大きいことが知られている。
バイポーラ型半導体集積回路の一般的な構造図を第１．
２図に示し、ツェナーダイオード形成の従来技術を説明
する。第１図は断面構造を示し、Ｐ型半導体基板１上Ｋ
ｎ型エピタキシャル層２を成長し、酸化膜３をマスクと
して用いて素子間分離のためのＰｉ分離拡散層４を形成
し、その中Ｋｎ＋拡散層５を形成した後電極６を設ける
ことＫよりツェナーダイオードが完成する。
２図に示し、ツェナーダイオード形成の従来技術を説明
する。第１図は断面構造を示し、Ｐ型半導体基板１上Ｋ
ｎ型エピタキシャル層２を成長し、酸化膜３をマスクと
して用いて素子間分離のためのＰｉ分離拡散層４を形成
し、その中Ｋｎ＋拡散層５を形成した後電極６を設ける
ことＫよりツェナーダイオードが完成する。
第２図は不純物濃度分布であり、ｎ型エピタキシャル層
の分布を７、Ｐ型分離拡散層の分布を８゜＋ ｎ 型拡散層の分布を９でそれぞれ示す。
の分布を７、Ｐ型分離拡散層の分布を８゜＋ ｎ 型拡散層の分布を９でそれぞれ示す。
分離拡散層４の不純物濃度を高くして低降服電圧特性の
ツェナーダイオードを形成する方法は、エピタキシャル
層２と基板１間の降服電圧が低下するなどの虚で問題が
ある。つまりツエナーダイオードを低降服電圧にするた
めにＰ型分離拡散層４の不純物Ｓ度を高（すれば、Ｐ型
分離拡散層４とエピタキシャル層２間の空乏層の分担が
変化し、エピタキシャル層２側により広がるととＫなる
。
ツェナーダイオードを形成する方法は、エピタキシャル
層２と基板１間の降服電圧が低下するなどの虚で問題が
ある。つまりツエナーダイオードを低降服電圧にするた
めにＰ型分離拡散層４の不純物Ｓ度を高（すれば、Ｐ型
分離拡散層４とエピタキシャル層２間の空乏層の分担が
変化し、エピタキシャル層２側により広がるととＫなる
。
そうなるＥ、空乏層が隣の構成素子に到達したりあるい
はその広がりが制限を受けたりして降服電圧が低下する
。この現象を防ぐには、隣の素子と分離拡散Ｎ２間の距
離を広げることが必要となり、半導体集積回路のチップ
面積が大きくなり、コスト高の問題を引き起こす。
はその広がりが制限を受けたりして降服電圧が低下する
。この現象を防ぐには、隣の素子と分離拡散Ｎ２間の距
離を広げることが必要となり、半導体集積回路のチップ
面積が大きくなり、コスト高の問題を引き起こす。
この発明は上述の欠点を除去し、チップ面積を大穴くす
ることな（エピタキシャル層と基板間の降服電圧を確保
し、低降服電圧を持つツェナーダイオードを提供するこ
とを目的とする。
ることな（エピタキシャル層と基板間の降服電圧を確保
し、低降服電圧を持つツェナーダイオードを提供するこ
とを目的とする。
第３図はこの発明の実施例を示すもので、Ｐ型分離拡散
層４内にｐ＋＋散層３１が追加されている。
層４内にｐ＋＋散層３１が追加されている。
第４図はこの実施例の不純物濃度分布を示すもので、ｐ
拡散層の分布４１は高不純物濃度であるが、Ｐ型分離
拡散層の分布４２は低濃度である。
拡散層の分布４１は高不純物濃度であるが、Ｐ型分離
拡散層の分布４２は低濃度である。
第３図の構造で、例えばツェナー電圧５．５Ｖのすると
（同一チップ面積とする）、ｎ型エビタキる。
（同一チップ面積とする）、ｎ型エビタキる。
と基板１間の降服電圧を決定する接合とを独立して制御
するため、それぞれの要求特性を満足することができる
という効果が得られる。
するため、それぞれの要求特性を満足することができる
という効果が得られる。
あれば適用が可能である。また拡散層は、イオン注入等
で形成することができる。
で形成することができる。
ｔｇ１図は従来方法で製造されたバイポーラ型半造の不
純物濃度分布を示す線図、第３図は本発明１・・・Ｐ型
半導体基板、２・・・ｎ型エピタキシャル層、４・・・
Ｐ型分離拡散層、５・・・ｎ＋型型数散層３１・・・ｐ
型拡散層。 ２ １ ｆ １ 図 オ Ｚ 目 衣１Ｔｌｌ・ン゛うのン￥！（Ａｓ″ン７４ 図
純物濃度分布を示す線図、第３図は本発明１・・・Ｐ型
半導体基板、２・・・ｎ型エピタキシャル層、４・・・
Ｐ型分離拡散層、５・・・ｎ＋型型数散層３１・・・ｐ
型拡散層。 ２ １ ｆ １ 図 オ Ｚ 目 衣１Ｔｌｌ・ン゛うのン￥！（Ａｓ″ン７４ 図
Claims (1)
- 一導電型の半導体基板の一表面上に逆導電型の半導体層
を形成し、該半導体層を貫通する基板と同じ導電型の領
域を形成し、該領域内圧ダイオードを形成するバイポー
ラ素子を含む半導体集積回路の製造方法において、前記
領域内または該領域を含む帯域に、前記領域と同じ導電
型を生ぜしめる不純物を高濃度で添加導入し、次に前記
帯域内に異なる導電型を生せしめる不純物を添加導入す
ることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225693A JPS59115565A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225693A JPS59115565A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59115565A true JPS59115565A (ja) | 1984-07-04 |
Family
ID=16833308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225693A Pending JPS59115565A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158567A (ja) * | 1983-02-28 | 1984-09-08 | Nec Corp | 定電圧ダイオ−ドを含む半導体装置 |
| WO2019198614A1 (ja) * | 2018-04-13 | 2019-10-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
1982
- 1982-12-22 JP JP57225693A patent/JPS59115565A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158567A (ja) * | 1983-02-28 | 1984-09-08 | Nec Corp | 定電圧ダイオ−ドを含む半導体装置 |
| WO2019198614A1 (ja) * | 2018-04-13 | 2019-10-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US11322584B2 (en) | 2018-04-13 | 2022-05-03 | Denso Corporation | Semiconductor device and manufacturing method for same |
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