JPS6196757A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6196757A JPS6196757A JP59217711A JP21771184A JPS6196757A JP S6196757 A JPS6196757 A JP S6196757A JP 59217711 A JP59217711 A JP 59217711A JP 21771184 A JP21771184 A JP 21771184A JP S6196757 A JPS6196757 A JP S6196757A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路装置の静電破壊防止素子に関す
る。
る。
（従来技術）
半導体集積回路装置の静電破壊防止対策の為の一般的方
法の１つとして、従来は、集積回路における端子（ポン
ディングパッド）と内部回路との間に直列に抵抗を挿入
したりダイオードを設けることが行なわれてきた。
法の１つとして、従来は、集積回路における端子（ポン
ディングパッド）と内部回路との間に直列に抵抗を挿入
したりダイオードを設けることが行なわれてきた。
即ち、第１図に示すように、静電破壊防止素子は端子（
Ａ）と内部回路（Ｂ）との間に配置され、例えばＰ型半
導体基板１１の表面にＮ＋型拡散層領域１４を形成した
本ので、咳Ｎ 型拡散層領域１４上にコンタクト開口部
１６．１７を形成し、端子側（Ａ）と内部回路側（Ｂ）
とにそれぞれアルミ配線層１８．１９で接続させている
。第２図は第１図において一点鎖線で示した（Ａ） −
（Ｂ）間の断面図を示すもので、１２はフィールド酸化
膜下部に形成されたチャンネルストッパの為のＰ＋型拡
散層領域１３は周知の選択酸化法で形成されたフィール
ド酸化膜、１５は眉間絶縁の為の気相成長法によるシリ
コン酸化膜で、その他は第１図に対応している。上述し
た静電破壊防止素子の等価回路は、第３図に示すとおり
Ｎ 型拡散層領域１４から成る抵抗Ｒと、該Ｎ 型拡散
層・領域１４とＰ型半導体基板１１とから成るダイオー
ドＤで構成されている。
Ａ）と内部回路（Ｂ）との間に配置され、例えばＰ型半
導体基板１１の表面にＮ＋型拡散層領域１４を形成した
本ので、咳Ｎ 型拡散層領域１４上にコンタクト開口部
１６．１７を形成し、端子側（Ａ）と内部回路側（Ｂ）
とにそれぞれアルミ配線層１８．１９で接続させている
。第２図は第１図において一点鎖線で示した（Ａ） −
（Ｂ）間の断面図を示すもので、１２はフィールド酸化
膜下部に形成されたチャンネルストッパの為のＰ＋型拡
散層領域１３は周知の選択酸化法で形成されたフィール
ド酸化膜、１５は眉間絶縁の為の気相成長法によるシリ
コン酸化膜で、その他は第１図に対応している。上述し
た静電破壊防止素子の等価回路は、第３図に示すとおり
Ｎ 型拡散層領域１４から成る抵抗Ｒと、該Ｎ 型拡散
層・領域１４とＰ型半導体基板１１とから成るダイオー
ドＤで構成されている。
上記静電７壊防止素子の動作については、端子（Ａ）に
マイナスパルス（→が入った場合、Ｎ＋型型数散層頭載
１４とＰ型半導体基板１１とから成るダイオードＤが順
バイアスされ基板１１より電流を吸い込む。この場合、
電流直は、ダイオードＤの順方向抵抗、コンタクト抵抗
、ダイオードの順方向電流の放流能力等で決定される。
マイナスパルス（→が入った場合、Ｎ＋型型数散層頭載
１４とＰ型半導体基板１１とから成るダイオードＤが順
バイアスされ基板１１より電流を吸い込む。この場合、
電流直は、ダイオードＤの順方向抵抗、コンタクト抵抗
、ダイオードの順方向電流の放流能力等で決定される。
通常、コンタクト抵抗は、コンタクトサイズを大きくす
る事ヶ により十分に小さくされており、又
、ダイオードの順方向電流の放流能力も通常は十分に大
きいので、内部回路は靜゛ζ破壊から免れる。
る事ヶ により十分に小さくされており、又
、ダイオードの順方向電流の放流能力も通常は十分に大
きいので、内部回路は靜゛ζ破壊から免れる。
一方、正の＃電パルス（＋）が端子に入った場合Ｎ＋を
拡散、層領域１４とＰ型半導体基板１１から成るダイオ
ードは逆バイアスされ、ダイオードの逆方向ブレークダ
ウン４圧を越えると電流は該基板１１へ流れ込む。なお
一般にＭＯ８ｑ半導体集積回路装置の場合、内部回路へ
の入力はゲートとなっており、ゲート絶縁耐圧以上の電
圧が内部回路へ入力きれるとゲートの破壊を招くのだが
、この場合、前記逆方向ブレークダウン五圧はゲート絶
縁耐圧に比べ十分に低い１直に設定されておりゲートの
壊壊を防止している。しかしながらこの場合、通常のＮ
ＭＯ８型半導体装置では、フィールド酸化膜下部にチャ
ンネルストッパの為の基板の不純物濃度より濃度の尚い
Ｐ 型拡散層領域１２が形成されており、ダイオードの
逆方向ブレークダウンは、空乏層の広がりの最も少ない
前記Ｐ＋型拡散層領域１２とＮ＋型型数散層領域１４の
接合部分で起こることになり、静電パルス印加時初期に
流れる瞬時大を流は、この部分に集中し、この部分の電
流放流能力が不十分だと、静電破壊防止素子としてのこ
の部分のＰ”Ｎ＋ダイオード自身の破壊を招くことにな
る。従って従来の半導体装置構造では、上記破壊を防止
する為に上記接合部分の面積を増加する為のＮ 型拡散
層領域１４の面積を十分に大きくすること、および上記
接合部分に流れる電流値を制限する為に抵抗素子を付は
加えたりすることが必要となり、静電破壊防止素子領域
の面積の増加を招いていた。
拡散、層領域１４とＰ型半導体基板１１から成るダイオ
ードは逆バイアスされ、ダイオードの逆方向ブレークダ
ウン４圧を越えると電流は該基板１１へ流れ込む。なお
一般にＭＯ８ｑ半導体集積回路装置の場合、内部回路へ
の入力はゲートとなっており、ゲート絶縁耐圧以上の電
圧が内部回路へ入力きれるとゲートの破壊を招くのだが
、この場合、前記逆方向ブレークダウン五圧はゲート絶
縁耐圧に比べ十分に低い１直に設定されておりゲートの
壊壊を防止している。しかしながらこの場合、通常のＮ
ＭＯ８型半導体装置では、フィールド酸化膜下部にチャ
ンネルストッパの為の基板の不純物濃度より濃度の尚い
Ｐ 型拡散層領域１２が形成されており、ダイオードの
逆方向ブレークダウンは、空乏層の広がりの最も少ない
前記Ｐ＋型拡散層領域１２とＮ＋型型数散層領域１４の
接合部分で起こることになり、静電パルス印加時初期に
流れる瞬時大を流は、この部分に集中し、この部分の電
流放流能力が不十分だと、静電破壊防止素子としてのこ
の部分のＰ”Ｎ＋ダイオード自身の破壊を招くことにな
る。従って従来の半導体装置構造では、上記破壊を防止
する為に上記接合部分の面積を増加する為のＮ 型拡散
層領域１４の面積を十分に大きくすること、および上記
接合部分に流れる電流値を制限する為に抵抗素子を付は
加えたりすることが必要となり、静電破壊防止素子領域
の面積の増加を招いていた。
（発明の目的）
本発明の目的は、上述した従来の半導体装置における静
電破壊防止素子の改善にあり、静電破壊防止素子に要す
るパターン面積を増加させることなく、静電破壊防止素
子の一部として使用されるダイオードの電流放流能力を
増加させて、静電破壊防止素子としての効果を増す半導
体装置構造を提供することにある。
電破壊防止素子の改善にあり、静電破壊防止素子に要す
るパターン面積を増加させることなく、静電破壊防止素
子の一部として使用されるダイオードの電流放流能力を
増加させて、静電破壊防止素子としての効果を増す半導
体装置構造を提供することにある。
（発明の構成）
本発明の半導体装置は、端子と内部回路との間に、少な
くとも、第１導電型の半導体基板内部に埋め込まれて上
面および底面が該半導体基板と接する第２導電型の半導
体領域から成る抵抗と、前記第１導電型の半導体基板と
前記第２導電型の半導体領域とから形成されるダイオー
ドとを含む静電破壊防止素子を有することを特徴とする
ものである。
くとも、第１導電型の半導体基板内部に埋め込まれて上
面および底面が該半導体基板と接する第２導電型の半導
体領域から成る抵抗と、前記第１導電型の半導体基板と
前記第２導電型の半導体領域とから形成されるダイオー
ドとを含む静電破壊防止素子を有することを特徴とする
ものである。
（実施例）
以下、本発明を図面に従って説明する。
第４図は、本発明の一実施例を示す半導体装置における
静電破壊防止素子部分を示す平面図で、（Ａ）は端子側
（Ｂ′）は内部回路側となりている。第４図において、
２１はＰ型シリコン基板、２２は綜基板内部に埋め込ま
れたＮ 型拡散層領域、２５゜２６は該基板表面から該
Ｎ 型拡散層領域２２の上面に接するまでの深さを有す
るＮ 型拡散層領域、２８．２９はコンタクト開口部、
３０．３１は、該コンタクト開口部２８．２９を介して
、前記Ｎ＋型型数散層領域５ 、２６と接続され、それ
ぞれ内部回路側および端子側に延長されているアルミ配
線層である。第５図は、第４図において一点鎖線で示し
だ（Ａ’） −（Ｂ’）間の断面図を示すもので、２１
はＰ型シリコン基板、２２は該基板内部に埋め込まれ九
Ｎ 型拡散層領域、２３はフィールド領域下部に形成さ
れたＰ 型拡散層から成るチャンネルストッパ領域、２
４は選択酸化法により形成されたフィールド酸化膜、２
５．２６はＮ 型拡散層領域で、その底部は前記基板内
部に埋め込まれたＮｆｉ拡散層２２と接続されている。
静電破壊防止素子部分を示す平面図で、（Ａ）は端子側
（Ｂ′）は内部回路側となりている。第４図において、
２１はＰ型シリコン基板、２２は綜基板内部に埋め込ま
れたＮ 型拡散層領域、２５゜２６は該基板表面から該
Ｎ 型拡散層領域２２の上面に接するまでの深さを有す
るＮ 型拡散層領域、２８．２９はコンタクト開口部、
３０．３１は、該コンタクト開口部２８．２９を介して
、前記Ｎ＋型型数散層領域５ 、２６と接続され、それ
ぞれ内部回路側および端子側に延長されているアルミ配
線層である。第５図は、第４図において一点鎖線で示し
だ（Ａ’） −（Ｂ’）間の断面図を示すもので、２１
はＰ型シリコン基板、２２は該基板内部に埋め込まれ九
Ｎ 型拡散層領域、２３はフィールド領域下部に形成さ
れたＰ 型拡散層から成るチャンネルストッパ領域、２
４は選択酸化法により形成されたフィールド酸化膜、２
５．２６はＮ 型拡散層領域で、その底部は前記基板内
部に埋め込まれたＮｆｉ拡散層２２と接続されている。
−２７は気相。
成長法により形成されたシリコン酸化膜、２８ 、２９
は該シリコン酸化膜２７に選択的に設けられたコンタク
ト開口部、３０．３１はアルミ配線層で、それぞれ内部
回路および端子に接続されている。
は該シリコン酸化膜２７に選択的に設けられたコンタク
ト開口部、３０．３１はアルミ配線層で、それぞれ内部
回路および端子に接続されている。
本構造において重要なことは、端子（ポンディングパッ
ド）と内部回路とは、シリコン基板内部に埋め込まれた
該基板とは逆導電型の拡散層領域を介して接続されてい
るということであり、静電破壊防止素子としての端子と
内部回路との間のパターン面積を増すことなく、Ｐ型シ
リコン基板２１とＮ 型拡散層領域２２とから成るダイ
オードの実効面積が増加する。また、該ダイオードの逆
方向ブレークダウンは、Ｐ 型拡散層領域から成るチャ
ンネルストッパ２３とＮｕ拡散層領域２２との接触部分
で生ずるが、本発明構造ではこの部分の接触面積もＮ
型拡散層領域２２の上面部の分だけ従来より大きくなる
ので、電流放流能力の増加が実現できるものである。従
って、静電破壊防止素子としての効果が大きくなるので
ある。
ド）と内部回路とは、シリコン基板内部に埋め込まれた
該基板とは逆導電型の拡散層領域を介して接続されてい
るということであり、静電破壊防止素子としての端子と
内部回路との間のパターン面積を増すことなく、Ｐ型シ
リコン基板２１とＮ 型拡散層領域２２とから成るダイ
オードの実効面積が増加する。また、該ダイオードの逆
方向ブレークダウンは、Ｐ 型拡散層領域から成るチャ
ンネルストッパ２３とＮｕ拡散層領域２２との接触部分
で生ずるが、本発明構造ではこの部分の接触面積もＮ
型拡散層領域２２の上面部の分だけ従来より大きくなる
ので、電流放流能力の増加が実現できるものである。従
って、静電破壊防止素子としての効果が大きくなるので
ある。
次に、本発明における構造の作製方法を、内部回路部分
を含め第６図（ａ）〜第６図（ｅ）を用いて説明する。
を含め第６図（ａ）〜第６図（ｅ）を用いて説明する。
まず、第６図（ＪＬ）に示すように、Ｐ型シリコン基板
１０１の主面側に熱酸化法でシリコン酸化膜１０２を形
成し、フォトレジスト１０３を塗布して周知のフォトエ
ツチング法によりバターニングする。
１０１の主面側に熱酸化法でシリコン酸化膜１０２を形
成し、フォトレジスト１０３を塗布して周知のフォトエ
ツチング法によりバターニングする。
次に第６図（ｂ）に示すように、フォトレジスト１０３
を除去し、全面に砒素入りの有機化合物溶液を塗布し６
００℃はどの低温で焼き固めた後、１１００℃はどの高
温で熱拡散法により選択的にＮ＋型型数散層領域１０４
形成し、その後、前記有機化合物溶液、シリコン酸化膜
を全面除去する。なおこの塗布の際の有機化合物溶液の
砒素の濃度は、Ｎ＋型型数散層領域１０４形成後不純物
濃度が、この後肢Ｎ 型拡散層領域１０４上に接続して
形成されるＮ＋型型数散層領域不純物濃度と同程度とな
るように設定する。
を除去し、全面に砒素入りの有機化合物溶液を塗布し６
００℃はどの低温で焼き固めた後、１１００℃はどの高
温で熱拡散法により選択的にＮ＋型型数散層領域１０４
形成し、その後、前記有機化合物溶液、シリコン酸化膜
を全面除去する。なおこの塗布の際の有機化合物溶液の
砒素の濃度は、Ｎ＋型型数散層領域１０４形成後不純物
濃度が、この後肢Ｎ 型拡散層領域１０４上に接続して
形成されるＮ＋型型数散層領域不純物濃度と同程度とな
るように設定する。
次に第６図（Ｃ）に示すように、全面に基板と同程度の
不純物濃度を有するＰ型シリコン層１０５をエピタキシ
ャル成長法により被着する。このときＮ ｆＭ拡散層
領域１０４はエピタキシャルシリコン層１０５にも拡散
される。
不純物濃度を有するＰ型シリコン層１０５をエピタキシ
ャル成長法により被着する。このときＮ ｆＭ拡散層
領域１０４はエピタキシャルシリコン層１０５にも拡散
される。
次に第６図（ｄ）に示すように、通常のＭＯ８型半導体
集積回路装置の製法に従い、選択酸化法によりフィール
ド酸化膜１０６を形成するとともに、チャンネルストッ
パ用のＰ 型拡散層領域１０７をフィールド酸化膜下部
に形成し、次いで、ゲート酸化膜１０８を熱酸化法によ
り形成し、その後多結晶シリコン層を気相成長法により
形成し、周知のフォトエツチング法により多結晶シリコ
ンゲート電極１０９を形成し、その後、前記フィールド
酸化膜１０６および多結晶シリコンゲート電極１＾０ル
岬ツｈＬＩイ 良禽もノ↓・１片１１ ・立当な熱処
理を施して前記Ｎ 型拡散層領域１０４に接続するほど
の深さを有するＮ 型拡散層領域１１０．１１１，１１
２を形成する。
集積回路装置の製法に従い、選択酸化法によりフィール
ド酸化膜１０６を形成するとともに、チャンネルストッ
パ用のＰ 型拡散層領域１０７をフィールド酸化膜下部
に形成し、次いで、ゲート酸化膜１０８を熱酸化法によ
り形成し、その後多結晶シリコン層を気相成長法により
形成し、周知のフォトエツチング法により多結晶シリコ
ンゲート電極１０９を形成し、その後、前記フィールド
酸化膜１０６および多結晶シリコンゲート電極１＾０ル
岬ツｈＬＩイ 良禽もノ↓・１片１１ ・立当な熱処
理を施して前記Ｎ 型拡散層領域１０４に接続するほど
の深さを有するＮ 型拡散層領域１１０．１１１，１１
２を形成する。
次に第６図（ｅ）に示すように、全面に気相成長法によ
りシリコン酸化膜１１３を形成し、周知のフォトエツチ
ング法によりコンタクト開口部１１４゜１１５．１１６
を形成し、その後アルミ配線／Ｗ１１７゜１１８を形成
した。なおアルミ配線層１１７は内部回路である多結晶
シリコンゲート電極１０９へ接続され、アルミ配線層１
１８は端子（ポンディングパッド）部へ延長されており
、両方のアルミ配線層は、コンタクト開口部１１５，１
１６およびＮ＋型型数散層領域１１１１０４，１１２を
介して接続される。
りシリコン酸化膜１１３を形成し、周知のフォトエツチ
ング法によりコンタクト開口部１１４゜１１５．１１６
を形成し、その後アルミ配線／Ｗ１１７゜１１８を形成
した。なおアルミ配線層１１７は内部回路である多結晶
シリコンゲート電極１０９へ接続され、アルミ配線層１
１８は端子（ポンディングパッド）部へ延長されており
、両方のアルミ配線層は、コンタクト開口部１１５，１
１６およびＮ＋型型数散層領域１１１１０４，１１２を
介して接続される。
（発明のまとめ）
以上のようにして得られたＭＯ８型半導体装置は、端子
と内部回路との間に、靜１破壊防止素子として半導体基
板内部に埋め込まれた基板とは逆導電型の拡散層領域が
存在して、抵抗およびダイオードとして動作するので、
従来、Ｌ−仕べて靜雷破壊防止素子の為の面積を増すこ
となく、静電破壊防止素子としてのダイオードの電流放
流能力を増すことができ、静電破壊防止効果が犬きくな
るものである。。
と内部回路との間に、靜１破壊防止素子として半導体基
板内部に埋め込まれた基板とは逆導電型の拡散層領域が
存在して、抵抗およびダイオードとして動作するので、
従来、Ｌ−仕べて靜雷破壊防止素子の為の面積を増すこ
となく、静電破壊防止素子としてのダイオードの電流放
流能力を増すことができ、静電破壊防止効果が犬きくな
るものである。。
なお、上記実施例ではＰ型半導体基板を用いた場合を示
したが、Ｎ型半導体基板に対しても適用可能である。ま
たＮ型拡散層領域を得る為の不純物として砒素を用いた
が、他の不純物を用いることも可能である。さらに、上
記実施例では静電破壊防止素子として、拡散層抵抗およ
びダイオードのみの場合を示したが、静電破壊防止効果
をさらに増す為に、トランジスタや多結晶シリコン層か
ら成る抵抗等を付は加えても良い。
したが、Ｎ型半導体基板に対しても適用可能である。ま
たＮ型拡散層領域を得る為の不純物として砒素を用いた
が、他の不純物を用いることも可能である。さらに、上
記実施例では静電破壊防止素子として、拡散層抵抗およ
びダイオードのみの場合を示したが、静電破壊防止効果
をさらに増す為に、トランジスタや多結晶シリコン層か
ら成る抵抗等を付は加えても良い。
第１図は、従来の半導体装置における端子と内部回路と
の間に設けられる静電破壊防止素子としての拡散層抵抗
とダイオードのパターンを示す平面図。第２図は第１図
における（Ａ） −（Ｂ）部分の断面図。第３図は第１
図における静電破壊防止素子を示す回路図。第４図は本
発明の半導体装置における端子と内部回路との間に存在
する静電破壊防止素子としての拡散層抵抗とダイオード
のパターンを示す平面図。第５図は第４図における（Ａ
′）−（Ｂ’）部分の断面図。第６図（ａ）〜第６図（
ｅ）は本発明の実施例の構造を得る為の製造工程順を示
す断面図。 ２１・・・・・・Ｐ型シリコン基板、２２・・・・・・
基板内部に埋め込まれたＮ＋型型数散層領域２３・・・
・・・チャンネルストッパとなるＰ 型拡散層領域、２
４・・・・・・フィールド酸化膜、２５．２６・・・・
・・Ｎ＋型型数散層領域２８．２９・・・・・・コンタ
クト開口部、３０．３１・・・・・・アルミニウム配線
層である。 第３図 Ｌ ＋＋ Ｊ 作図１４ 第６図（ｃｌ’） 弗６図（ｂ） 停６図（Ｃ） 第６図（ｄ） 第６図（ｅ”１
の間に設けられる静電破壊防止素子としての拡散層抵抗
とダイオードのパターンを示す平面図。第２図は第１図
における（Ａ） −（Ｂ）部分の断面図。第３図は第１
図における静電破壊防止素子を示す回路図。第４図は本
発明の半導体装置における端子と内部回路との間に存在
する静電破壊防止素子としての拡散層抵抗とダイオード
のパターンを示す平面図。第５図は第４図における（Ａ
′）−（Ｂ’）部分の断面図。第６図（ａ）〜第６図（
ｅ）は本発明の実施例の構造を得る為の製造工程順を示
す断面図。 ２１・・・・・・Ｐ型シリコン基板、２２・・・・・・
基板内部に埋め込まれたＮ＋型型数散層領域２３・・・
・・・チャンネルストッパとなるＰ 型拡散層領域、２
４・・・・・・フィールド酸化膜、２５．２６・・・・
・・Ｎ＋型型数散層領域２８．２９・・・・・・コンタ
クト開口部、３０．３１・・・・・・アルミニウム配線
層である。 第３図 Ｌ ＋＋ Ｊ 作図１４ 第６図（ｃｌ’） 弗６図（ｂ） 停６図（Ｃ） 第６図（ｄ） 第６図（ｅ”１
Claims (2)
- （１）端子と内部回路との間に、少なくとも、第１導電
型の半導体基板内部に埋め込まれて上面および底面が該
半導体基板と接する第２導電型の半導体領域から成る抵
抗部と、前記第１導電型の半導体基板と前記第２導電型
の半導体領域とから形成されるダイオードとを含む静電
破壊防止素子を有することを特徴とする半導体装置。 - （２）第１導電型の半導体基板内部に埋めこまれた第２
導電型の半導体領域が該基板と接する領域のうち、少な
くとも、上面部分の該基板側の不純物密度は、底面部分
の該基板側の不純物密度よりも高いことを特徴とする特
許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217711A JPS6196757A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217711A JPS6196757A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196757A true JPS6196757A (ja) | 1986-05-15 |
Family
ID=16708536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217711A Pending JPS6196757A (ja) | 1984-10-17 | 1984-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285963A (ja) * | 1987-05-02 | 1988-11-22 | テレフンケン・エレクトロニク・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 集積回路装置 |
| JP2021044434A (ja) * | 2019-09-12 | 2021-03-18 | 株式会社東芝 | 半導体装置 |
-
1984
- 1984-10-17 JP JP59217711A patent/JPS6196757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285963A (ja) * | 1987-05-02 | 1988-11-22 | テレフンケン・エレクトロニク・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 集積回路装置 |
| JP2021044434A (ja) * | 2019-09-12 | 2021-03-18 | 株式会社東芝 | 半導体装置 |
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