JPH0124444B2 - - Google Patents
Info
- Publication number
- JPH0124444B2 JPH0124444B2 JP285883A JP285883A JPH0124444B2 JP H0124444 B2 JPH0124444 B2 JP H0124444B2 JP 285883 A JP285883 A JP 285883A JP 285883 A JP285883 A JP 285883A JP H0124444 B2 JPH0124444 B2 JP H0124444B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time constant
- output
- variable
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000009499 grossing Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は信号の包絡線成分による混変調が小さ
く、信号のレベル変動に対して速い応答速度をも
つ自動利得制御回路に関するものである。
く、信号のレベル変動に対して速い応答速度をも
つ自動利得制御回路に関するものである。
（従来技術）
従来のAGC回路を第１図に示す。第１図にお
いて１１は信号入力端子、１３は整流回路、１４
は平滑回路、１２は平滑回路１４の出力により利
得が制御される可変利得回路、１５は可変利得回
路１２の出力の直流成分を得る出力端子である。
可変利得回路１２の出力が整流回路１３、平滑回
路１４を介して可変利得回路１２自身の制御入力
にもどることにより負帰還制御ループが形成され
て自動利得制御回路（AGC）となつている。
いて１１は信号入力端子、１３は整流回路、１４
は平滑回路、１２は平滑回路１４の出力により利
得が制御される可変利得回路、１５は可変利得回
路１２の出力の直流成分を得る出力端子である。
可変利得回路１２の出力が整流回路１３、平滑回
路１４を介して可変利得回路１２自身の制御入力
にもどることにより負帰還制御ループが形成され
て自動利得制御回路（AGC）となつている。
第２図は第１図にAGC回路の各部における信
号波形を示し、第２図ａは信号入力端子１１にお
ける入力信号波形、第２図ｂは平滑回路１４の出
力の信号波形、第２図ｃは出力端子１５のAGC
出力信号波形を示す。従来実施例の場合、入力信
号の包絡線成分による混変調を小さくする為、平
滑回路１４の時定数を大きくし、可変利得回路１
２への負帰還制御信号に包絡線成分が包まれない
ようにしていた。その為、入力信号に平滑回路の
時定数に対して極端に速い時定数のステツプ的な
レベル変化が発生した時、AGC出力は第２図に
示すように平滑回路１４の時定数による長い時間
の過渡応答が発生することとなり、エラーとなる
時間が長くなる欠点を有していた。
号波形を示し、第２図ａは信号入力端子１１にお
ける入力信号波形、第２図ｂは平滑回路１４の出
力の信号波形、第２図ｃは出力端子１５のAGC
出力信号波形を示す。従来実施例の場合、入力信
号の包絡線成分による混変調を小さくする為、平
滑回路１４の時定数を大きくし、可変利得回路１
２への負帰還制御信号に包絡線成分が包まれない
ようにしていた。その為、入力信号に平滑回路の
時定数に対して極端に速い時定数のステツプ的な
レベル変化が発生した時、AGC出力は第２図に
示すように平滑回路１４の時定数による長い時間
の過渡応答が発生することとなり、エラーとなる
時間が長くなる欠点を有していた。
（発明の目的）
本発明は上記欠点を除去する為に平滑回路の時
定数を入力レベルのステツプ的な変化時に自動的
に切替制御して過渡応答を最小限にするものであ
り、以下詳細に説明する。
定数を入力レベルのステツプ的な変化時に自動的
に切替制御して過渡応答を最小限にするものであ
り、以下詳細に説明する。
（発明の構成）
本発明は入出力利得を外部制御により可変とす
る可変利得回路と、該可変利得回路の出力を絶対
値化する絶対値回路と、スイツチにより第１の時
定数と第２の時定数に切替えでき前記絶対値回路
の出力を平滑化して前記可変利得回路を制御する
時定数可変型積分回路と、第３の時定数をもち前
記絶対値回路の出力を平滑化する積分回路と、該
積分回路の出力を各々異なるレベルの基準電圧と
比較する２つの電圧比較回路と、該２つの電圧比
較回路の出力の排他的論理和をとりその信号によ
つて前記時定数可変型積分回路のスイツチを制御
する排他的論理和回路とから成り、前記第２の時
定数と第３の時定数を前記第１の時定数よりも小
さくなし、入力信号のステツプ的変化時において
前記スイツチを切替えて前記時定数可変型積分回
路の時定数を前記第１の時定数から第２の時定数
に切替えることを特徴とするAGC回路である。
る可変利得回路と、該可変利得回路の出力を絶対
値化する絶対値回路と、スイツチにより第１の時
定数と第２の時定数に切替えでき前記絶対値回路
の出力を平滑化して前記可変利得回路を制御する
時定数可変型積分回路と、第３の時定数をもち前
記絶対値回路の出力を平滑化する積分回路と、該
積分回路の出力を各々異なるレベルの基準電圧と
比較する２つの電圧比較回路と、該２つの電圧比
較回路の出力の排他的論理和をとりその信号によ
つて前記時定数可変型積分回路のスイツチを制御
する排他的論理和回路とから成り、前記第２の時
定数と第３の時定数を前記第１の時定数よりも小
さくなし、入力信号のステツプ的変化時において
前記スイツチを切替えて前記時定数可変型積分回
路の時定数を前記第１の時定数から第２の時定数
に切替えることを特徴とするAGC回路である。
（第１の実施例）
第３図は本発明の実施例によるAGC回路であ
り、３１は信号入力端子、３２は可変利得回路、
３３は整流回路、３４は平滑回路、３５，３６は
電圧比較回路、３７は排他的論理和回路、３８は
時定数可変型平滑回路、３９はAGC信号出力端
子である。第３図において、一点鎖線で囲んだ部
分は、第１図に示した従来例のAGC回路に新た
に加えた回路部分であり、抵抗Ｒ２とコンデンサ
Ｃ２から成る積分回路は第１図の平滑回路に相当
する。抵抗Ｒ２とコンデンサＣ２、抵抗Ｒ２とＲ
３の並列抵抗値RpとコンデンサＣ２、抵抗Ｒ１
とコンデンサＣ１から成る各CR積分回路の時定
数を各々τ2＝Ｃ２Ｒ２，τ3＝Ｃ２Rp，τ4＝Ｃ１Ｒ
１とし、入力のステツプ的なレベル変化の時定数
をτ1とすれば、τ1≒τ3＜τ4≪τ2のように設定され
ている。
り、３１は信号入力端子、３２は可変利得回路、
３３は整流回路、３４は平滑回路、３５，３６は
電圧比較回路、３７は排他的論理和回路、３８は
時定数可変型平滑回路、３９はAGC信号出力端
子である。第３図において、一点鎖線で囲んだ部
分は、第１図に示した従来例のAGC回路に新た
に加えた回路部分であり、抵抗Ｒ２とコンデンサ
Ｃ２から成る積分回路は第１図の平滑回路に相当
する。抵抗Ｒ２とコンデンサＣ２、抵抗Ｒ２とＲ
３の並列抵抗値RpとコンデンサＣ２、抵抗Ｒ１
とコンデンサＣ１から成る各CR積分回路の時定
数を各々τ2＝Ｃ２Ｒ２，τ3＝Ｃ２Rp，τ4＝Ｃ１Ｒ
１とし、入力のステツプ的なレベル変化の時定数
をτ1とすれば、τ1≒τ3＜τ4≪τ2のように設定され
ている。
第４図は第３図に示した本発明の実施例による
AGC回路の各部における信号波形を示し、第４
図ａは信号入力端子３１における入力信号、第４
図ｂは平滑回路３４の出力信号、第４図ｃは電圧
比較回路３５の出力信号、第４図ｄは電圧比較回
路３６の出力信号、第４図ｅは排他的論理和回路
３７の出力信号、第４図ｆは時定数可変型平滑回
路３８の出力信号、第４図ｇは出力端子３９にお
ける出力信号の各信号波形である。
AGC回路の各部における信号波形を示し、第４
図ａは信号入力端子３１における入力信号、第４
図ｂは平滑回路３４の出力信号、第４図ｃは電圧
比較回路３５の出力信号、第４図ｄは電圧比較回
路３６の出力信号、第４図ｅは排他的論理和回路
３７の出力信号、第４図ｆは時定数可変型平滑回
路３８の出力信号、第４図ｇは出力端子３９にお
ける出力信号の各信号波形である。
次に第３図、第４図を用いて本発明の動作を説
明する。入力信号を第４図ａに示す信号とする。
入力信号は可変利得回路３２、整流回路３３を通
り、平滑回路３４において、入力信号がステツプ
変化した第４図ａの S1 のところで時定数τ4で放
電する為、平滑回路３４の出力は第４図ｂ S11
のように変化する。次に電圧比較回路３６にて比
較電圧VLと比較され、第４図ｄ S12 に示すハイ
レベルとなる。この時電圧比較回路３５の出力は
ハイレベルにホールドしていることから、排他的
論理和回路３７の出力は第４図ｅ S13 に示すよ
うに電圧比較回路３６の出力を反転したものとな
る。時定数可変型平滑回路３８のスイツチSWは
排他的論理和回路３７の出力がロウレベルの時に
オンされる。スイツチSWがオンされると、時定
数可変型平滑回路３８の時定数はτ3＝Ｃ２Rp（≪
Ｃ２Ｒ２）となり、これによつて時定数可変型平
滑回路３８の出力はτ3の時定数で放電して第４図
ｆに示すような波形となり、その出力が可変利得
回路３２を制御し、AGC信号出力端子３９の出
力信号もτ3の時定数で利得制御される（第４図
ｇ）。利得制御された結果、整流回路３３の出力
は低下したレベルが復旧し、平滑回路３４の出力
もレベルが上昇して再び比較電圧VLより高くな
り、電圧比較回路３６の出力はロウレベルとな
る。続いて排他的論理和回路３７の出力はハイレ
ベルとなり、時定数可変型平滑回路３８のスイツ
チSWがオフするため、時定数可変型平滑回路３
８の時定数はτ2にもどる。
明する。入力信号を第４図ａに示す信号とする。
入力信号は可変利得回路３２、整流回路３３を通
り、平滑回路３４において、入力信号がステツプ
変化した第４図ａの S1 のところで時定数τ4で放
電する為、平滑回路３４の出力は第４図ｂ S11
のように変化する。次に電圧比較回路３６にて比
較電圧VLと比較され、第４図ｄ S12 に示すハイ
レベルとなる。この時電圧比較回路３５の出力は
ハイレベルにホールドしていることから、排他的
論理和回路３７の出力は第４図ｅ S13 に示すよ
うに電圧比較回路３６の出力を反転したものとな
る。時定数可変型平滑回路３８のスイツチSWは
排他的論理和回路３７の出力がロウレベルの時に
オンされる。スイツチSWがオンされると、時定
数可変型平滑回路３８の時定数はτ3＝Ｃ２Rp（≪
Ｃ２Ｒ２）となり、これによつて時定数可変型平
滑回路３８の出力はτ3の時定数で放電して第４図
ｆに示すような波形となり、その出力が可変利得
回路３２を制御し、AGC信号出力端子３９の出
力信号もτ3の時定数で利得制御される（第４図
ｇ）。利得制御された結果、整流回路３３の出力
は低下したレベルが復旧し、平滑回路３４の出力
もレベルが上昇して再び比較電圧VLより高くな
り、電圧比較回路３６の出力はロウレベルとな
る。続いて排他的論理和回路３７の出力はハイレ
ベルとなり、時定数可変型平滑回路３８のスイツ
チSWがオフするため、時定数可変型平滑回路３
８の時定数はτ2にもどる。
次に入力信号の入力レベルがステツプ的に上昇
した時（第４図ａ S2 ）、平滑回路３４の出力が
電圧比較回路３５において比較電圧VHより高く
なり（第４図ｂ S21 ）、電圧比較回路３５の出
力はロウレベルとなる（第４図ｃ S22 ）。この
時、電圧比較回路３６の出力はロウレベルである
から、排他的論理和回路３７の出力はロウレベル
（第４図ｅ S23 ）となり、時定数可変型平滑回
路３８のスイツチSWを切替えて時定数可変型平
滑回路３８の時定数をτ2からτ3（τ2≫τ3）に切替
え、AGC出力信号はτ3（＝Ｃ２Rp）の時定数で過
渡応答が復旧する。その後前述した場合と同様
に、平滑回路３４の出力が比較電圧VHよりも低
くなる為電圧比較回路３５の出力がハイレベル、
電圧比較回路３６の出力がロウレベルとなる為、
排他的論理和回路３７の出力がハイレベルとな
り、その結果時定数平滑回路３８の時定数はスイ
ツチSWがオフされてτ3からτ2に切替る。従つて、
第３図に示したAGC回路では第４図ａに示した
入力信号に対して第４図ｇに示したAGC出力を
得ることができる。
した時（第４図ａ S2 ）、平滑回路３４の出力が
電圧比較回路３５において比較電圧VHより高く
なり（第４図ｂ S21 ）、電圧比較回路３５の出
力はロウレベルとなる（第４図ｃ S22 ）。この
時、電圧比較回路３６の出力はロウレベルである
から、排他的論理和回路３７の出力はロウレベル
（第４図ｅ S23 ）となり、時定数可変型平滑回
路３８のスイツチSWを切替えて時定数可変型平
滑回路３８の時定数をτ2からτ3（τ2≫τ3）に切替
え、AGC出力信号はτ3（＝Ｃ２Rp）の時定数で過
渡応答が復旧する。その後前述した場合と同様
に、平滑回路３４の出力が比較電圧VHよりも低
くなる為電圧比較回路３５の出力がハイレベル、
電圧比較回路３６の出力がロウレベルとなる為、
排他的論理和回路３７の出力がハイレベルとな
り、その結果時定数平滑回路３８の時定数はスイ
ツチSWがオフされてτ3からτ2に切替る。従つて、
第３図に示したAGC回路では第４図ａに示した
入力信号に対して第４図ｇに示したAGC出力を
得ることができる。
本実施例のAGC回路においては、入力レベル
のステツプ的な変化に対して出力の過渡応答時間
を大巾に短縮でき、エラー時間を短かくすること
ができる利点を有する。
のステツプ的な変化に対して出力の過渡応答時間
を大巾に短縮でき、エラー時間を短かくすること
ができる利点を有する。
（第２の実施例）
第１の実施例ではアナログ信号処理の場合につ
いて説明したが、これをデイジタル信号処理にお
き替えても同様の効果を得ることができる。すな
わち、第１の実施例にて説明した第３図におい
て、可変利得回路３２を乗算回路に、整流回路３
３を絶対値回路に、平滑回路３４をアキユームレ
ータ（積算回路）に、電圧比較回路３５，３６を
マグニチユードコンパレータに、時定数可変型平
滑回路３８を入力利得可変型アキユームレータに
各々置き換えてデイジタル信号処理回路を構成す
ることによつても前記第１の実施例と同じ機能を
有するAGC回路を構成することができる。
いて説明したが、これをデイジタル信号処理にお
き替えても同様の効果を得ることができる。すな
わち、第１の実施例にて説明した第３図におい
て、可変利得回路３２を乗算回路に、整流回路３
３を絶対値回路に、平滑回路３４をアキユームレ
ータ（積算回路）に、電圧比較回路３５，３６を
マグニチユードコンパレータに、時定数可変型平
滑回路３８を入力利得可変型アキユームレータに
各々置き換えてデイジタル信号処理回路を構成す
ることによつても前記第１の実施例と同じ機能を
有するAGC回路を構成することができる。
この場合、第１の実施例と同じ効果を提供でき
るとともに、LSI化が可能となる利点を有するこ
とができる。
るとともに、LSI化が可能となる利点を有するこ
とができる。
（発明の効果）
本発明はAGC回路において入力レベルのステ
ツプ的な変化に対して出力の過渡応答時間を大巾
に短縮できるので、モデムの受信部に利用するこ
とができる。又レベルのステツプ的な変化の検出
に微分回路を使用せずに積分回路で構成している
為、雑音に対する誤動作余裕において利点があ
り、更にレベルのステツプ的な変化の検出を
AGC出力側で行なつているので、ステツプ変化
検出出力が広いレベル範囲で得られるという利点
がある。
ツプ的な変化に対して出力の過渡応答時間を大巾
に短縮できるので、モデムの受信部に利用するこ
とができる。又レベルのステツプ的な変化の検出
に微分回路を使用せずに積分回路で構成している
為、雑音に対する誤動作余裕において利点があ
り、更にレベルのステツプ的な変化の検出を
AGC出力側で行なつているので、ステツプ変化
検出出力が広いレベル範囲で得られるという利点
がある。
第１図は従来例におけるAGC回路図、第２図
は第１図に示すAGC回路の各部における信号波
形図、第３図は本発明の実施例によるAGC回路
図、第４図は第３図に示すAGC回路の各部にお
ける信号波形図である。 ３１……信号入力端子、３２……可変利得回
路、３３……整流回路、３４……平滑回路、３
５，３６……電圧比較回路、３７……排他的論理
和回路、３８……時定数可変型平滑回路、３９…
…出力端子、Ｒ１，Ｒ２，Ｒ３……抵抗、Ｃ１，
Ｃ２……コンデンサ、SW……スイツチ。
は第１図に示すAGC回路の各部における信号波
形図、第３図は本発明の実施例によるAGC回路
図、第４図は第３図に示すAGC回路の各部にお
ける信号波形図である。 ３１……信号入力端子、３２……可変利得回
路、３３……整流回路、３４……平滑回路、３
５，３６……電圧比較回路、３７……排他的論理
和回路、３８……時定数可変型平滑回路、３９…
…出力端子、Ｒ１，Ｒ２，Ｒ３……抵抗、Ｃ１，
Ｃ２……コンデンサ、SW……スイツチ。
Claims (1)
- １ 入出力利得を外部制御により可変とする可変
利得回路と、該可変利得回路の出力を絶対値化す
る絶対値回路と、スイツチ切替えにより第１の時
定数と第２の時定数に切替えでき前記絶対値回路
の出力を平滑化して前記可変利得回路を制御する
時定数可変型積分回路と、第３の時定数をもち前
記絶対値回路の出力を平滑化する積分回路と、該
積分回路の出力を各々異なるレベルの基準電圧と
比較する２つの電圧比較回路と、該２つの電圧比
較回路の出力の排他的論理和をとりその信号によ
つて前記時定数可変型積分回路のスイツチを制御
する排他的論理和回路とから成り、前記第２の時
定数と第３の時定数を前記第１の時定数よりも小
さくなし、入力信号のステツプ的変化時において
前記スイツチを切替えて前記時定数可変型積分回
路の時定数を前記第１の時定数から第２の時定数
に切替えることを特徴とするAGC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP285883A JPS59128806A (ja) | 1983-01-13 | 1983-01-13 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP285883A JPS59128806A (ja) | 1983-01-13 | 1983-01-13 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128806A JPS59128806A (ja) | 1984-07-25 |
| JPH0124444B2 true JPH0124444B2 (ja) | 1989-05-11 |
Family
ID=11541075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP285883A Granted JPS59128806A (ja) | 1983-01-13 | 1983-01-13 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128806A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496510A (ja) * | 1990-08-13 | 1992-03-27 | Nec Corp | 自動レベル制御回路 |
| US5548833A (en) * | 1994-06-03 | 1996-08-20 | Transwitch Corporation | Data independent automatic gain control circuit for telecommunication applications |
| US5697074A (en) * | 1995-03-30 | 1997-12-09 | Nokia Mobile Phones Limited | Dual rate power control loop for a transmitter |
| EP1110308A1 (en) * | 1999-07-02 | 2001-06-27 | Nokia Corporation | Power control for non-constant envelope modulation |
| JP4299416B2 (ja) | 1999-10-18 | 2009-07-22 | 株式会社ルネサステクノロジ | ピーク検波式ａｇｃ回路 |
| FR2884659B1 (fr) * | 2005-04-18 | 2007-07-13 | Siemens Vdo Automotive Sas | Dispositif de controle automatique du gain d'un amplificateur de signaux et amplificateur muni d'un tel dispositif |
| JP4898360B2 (ja) * | 2005-11-16 | 2012-03-14 | 三星電子株式会社 | 自動利得制御装置 |
| JP5188365B2 (ja) * | 2008-11-17 | 2013-04-24 | 三菱電機株式会社 | 信号伝達システム |
| JP5280256B2 (ja) * | 2009-03-12 | 2013-09-04 | 住友電工デバイス・イノベーション株式会社 | 電子回路 |
| JP2015046725A (ja) * | 2013-08-27 | 2015-03-12 | 株式会社五洋電子 | トーンスケルチ回路 |
| JP6539908B2 (ja) * | 2015-01-08 | 2019-07-10 | 日本無線株式会社 | 電力制御装置 |
-
1983
- 1983-01-13 JP JP285883A patent/JPS59128806A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59128806A (ja) | 1984-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05235693A (ja) | 連続時間フィルタのための同調回路および方法 | |
| JP2843320B2 (ja) | 周波数２倍器回路 | |
| JPS59128806A (ja) | Ａｇｃ回路 | |
| JPH0477105A (ja) | 自動調整フィルタ | |
| JP3762022B2 (ja) | コンパンディング積分器 | |
| JPS6057768B2 (ja) | 電子選局装置 | |
| JPH08116226A (ja) | 自動利得制御装置 | |
| JP2748682B2 (ja) | Ｐｌｌ回路 | |
| JPS63119311A (ja) | コンテイニアス・フイルタ回路 | |
| JPH06273476A (ja) | 電圧印加電流測定回路 | |
| JPH069328B2 (ja) | 自動利得制御増幅回路 | |
| JP2594556B2 (ja) | ダイオードスイツチ回路 | |
| JPS6246331Y2 (ja) | ||
| JPH0795690B2 (ja) | Ａ／ｄ変換器 | |
| JPH0157529B2 (ja) | ||
| JPH0427228Y2 (ja) | ||
| JPH05283994A (ja) | リセット回路 | |
| KR920004814Y1 (ko) | Rf자동이득제어회로 | |
| JPH07297677A (ja) | フィルタ回路 | |
| JPH10200829A (ja) | インターフェース回路 | |
| JPS5866062A (ja) | レベル検出回路 | |
| JPH05327367A (ja) | 電流・電圧変換回路 | |
| Toth et al. | " Noninvasive" techniques for syllabic companding in signal processors | |
| JPS644689B2 (ja) | ||
| JPS6019364A (ja) | クランプ回路 |