JPH0436459B2 - - Google Patents
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- Publication number
- JPH0436459B2 JPH0436459B2 JP58157787A JP15778783A JPH0436459B2 JP H0436459 B2 JPH0436459 B2 JP H0436459B2 JP 58157787 A JP58157787 A JP 58157787A JP 15778783 A JP15778783 A JP 15778783A JP H0436459 B2 JPH0436459 B2 JP H0436459B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- active layer
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタに係り、特に
高周波動作に適するシヨツトキバリアゲート型電
界効果トランジスタの構造とその製造方法に関す
る。
高周波動作に適するシヨツトキバリアゲート型電
界効果トランジスタの構造とその製造方法に関す
る。
砒化ガリウム（GaAs）半導体素子はシリコン
半導体素子に比して高速性に優れるので近年その
研究、開発が急速に進められている。特にGaAs
シヨツトキバリアゲート型電界効果トランジスタ
（GaAs MES FET）はマイクロ波素子として実
用化が進んでおり、また、GaAsICの主構成要素
としても最も重要な素子の一つである。
半導体素子に比して高速性に優れるので近年その
研究、開発が急速に進められている。特にGaAs
シヨツトキバリアゲート型電界効果トランジスタ
（GaAs MES FET）はマイクロ波素子として実
用化が進んでおり、また、GaAsICの主構成要素
としても最も重要な素子の一つである。
上記GaAs MES FETの性能を改善するため
には、寄生的な抵抗、容量を極力低減させる必要
がある。とりわけ、ソース・ゲート電極間のチヤ
ネル直列抵抗を小さく抑えることが肝要である。
には、寄生的な抵抗、容量を極力低減させる必要
がある。とりわけ、ソース・ゲート電極間のチヤ
ネル直列抵抗を小さく抑えることが肝要である。
しかるに、GaAs MES FETは例えば第１図
に示すように、半絶縁性GaAs基板１上にイオン
注入法によつてｎ型半導体層２を形成し、ついで
ソース領域のn+注入層３とドレイン領域のn+注
入層４とを設け、ゲート電極５を両領域に挟まれ
ているｎ型半導体層２上に設けた構造になつてい
る。前記両領域には夫々ソース電極６、ドレイン
電極７が設けられている。叙上の構造では各フオ
トエツチング工程におけるマスク合わせのための
誤差分を見込まねばならないことや、フオトエツ
チング技術の限界のため、ソース・ゲート間の間
隔をある程度大きくとる必要がある。従つて上述
のように、ｎ型動作層２による直列抵抗の低減が
難しく、ゲート長のサブミクロン化を図つても性
能は期待する程向上しない。
に示すように、半絶縁性GaAs基板１上にイオン
注入法によつてｎ型半導体層２を形成し、ついで
ソース領域のn+注入層３とドレイン領域のn+注
入層４とを設け、ゲート電極５を両領域に挟まれ
ているｎ型半導体層２上に設けた構造になつてい
る。前記両領域には夫々ソース電極６、ドレイン
電極７が設けられている。叙上の構造では各フオ
トエツチング工程におけるマスク合わせのための
誤差分を見込まねばならないことや、フオトエツ
チング技術の限界のため、ソース・ゲート間の間
隔をある程度大きくとる必要がある。従つて上述
のように、ｎ型動作層２による直列抵抗の低減が
難しく、ゲート長のサブミクロン化を図つても性
能は期待する程向上しない。
また、ソース電極６、ドレイン電極７は通常、
金−ゲルマニウム（Au−Ge）合金系電極が用い
られるが、この電極の形成には必ずアロイと称さ
れる、電極金属とGaAs結晶との合金化の過程を
必要とする。このアロイの過程で往々にして電極
金属が不均一に反応して島状の凝集（ボールアツ
プ）を起し接触抵抗が十分低下しない上に、表面
が平滑な電極とはなりにくかつたため、この
MES FETをいくつも用いる集積回路（IC）形
成の一つの妨げになつていた。
金−ゲルマニウム（Au−Ge）合金系電極が用い
られるが、この電極の形成には必ずアロイと称さ
れる、電極金属とGaAs結晶との合金化の過程を
必要とする。このアロイの過程で往々にして電極
金属が不均一に反応して島状の凝集（ボールアツ
プ）を起し接触抵抗が十分低下しない上に、表面
が平滑な電極とはなりにくかつたため、この
MES FETをいくつも用いる集積回路（IC）形
成の一つの妨げになつていた。
また、当然のことながらシヨツトキ接合となる
ゲート電極とオーム性接触となるソース電極およ
びドレイン電極に用いる金属は異なる種類のもの
であつた。
ゲート電極とオーム性接触となるソース電極およ
びドレイン電極に用いる金属は異なる種類のもの
であつた。
この発明は従来の製造方法の欠点を除去するも
ので、新規なシヨツトキバリアゲート電界効果ト
ランジスタの製造方法を提供することを目的とす
る。この発明によれば、ゲート電極用金属層と、
ソースおよびドレイン電極用金属層が同一の構成
の金属層で形成でき、かつ、同時に形成できるの
で、製造工程を大幅に短縮することができる。
ので、新規なシヨツトキバリアゲート電界効果ト
ランジスタの製造方法を提供することを目的とす
る。この発明によれば、ゲート電極用金属層と、
ソースおよびドレイン電極用金属層が同一の構成
の金属層で形成でき、かつ、同時に形成できるの
で、製造工程を大幅に短縮することができる。
この発明にかかる電界効果トランジスタの製造
方法は、高比抵抗半導体基板の主面に能動層を形
成する工程と、前記能動層表面のソースおよびド
レイン領域にゲルマニウム薄膜を被着する工程
と、ゲルマニウム薄膜を含む能動層表面にスペー
サ用絶縁膜を少くとも１層積層する工程と、前記
半導体基板をスペーサ用絶縁膜とともに熱処理す
る工程と、前記スペーサ用絶縁膜に対しゲート領
域形成予定域に対応させて第１の開孔をまたソー
スおよびドレイン領域形成予定域に対応させて第
２の開孔を順次または同時に設ける工程と、前記
スペーサ用絶縁膜の上方から電極用金属層を少く
とも１層被着し第１の開孔に露出している能動層
にゲート電極層をまた第２の開孔にソースおよび
ドレイン電極を同時に形成する工程と、所望の領
域外に被着された電極用金属層を除去する工程と
を具備することを特徴とするものであり、さら
に、上記スペーサ用絶縁膜の第１層はゲルマニウ
ムに対しドナーとなる不純物が添加された絶縁膜
である。また、熱処理は例えばAsを含む雰囲気
ガス中で行なうものである。
方法は、高比抵抗半導体基板の主面に能動層を形
成する工程と、前記能動層表面のソースおよびド
レイン領域にゲルマニウム薄膜を被着する工程
と、ゲルマニウム薄膜を含む能動層表面にスペー
サ用絶縁膜を少くとも１層積層する工程と、前記
半導体基板をスペーサ用絶縁膜とともに熱処理す
る工程と、前記スペーサ用絶縁膜に対しゲート領
域形成予定域に対応させて第１の開孔をまたソー
スおよびドレイン領域形成予定域に対応させて第
２の開孔を順次または同時に設ける工程と、前記
スペーサ用絶縁膜の上方から電極用金属層を少く
とも１層被着し第１の開孔に露出している能動層
にゲート電極層をまた第２の開孔にソースおよび
ドレイン電極を同時に形成する工程と、所望の領
域外に被着された電極用金属層を除去する工程と
を具備することを特徴とするものであり、さら
に、上記スペーサ用絶縁膜の第１層はゲルマニウ
ムに対しドナーとなる不純物が添加された絶縁膜
である。また、熱処理は例えばAsを含む雰囲気
ガス中で行なうものである。
以下にこの発明を１実施例につき図面を参照し
て工程順に説明する。
て工程順に説明する。
まず、半絶縁性GaAs基板１１に加速エネルギ
１００keVでドーズ量3.5×1012cm-2のSiイオン
（Si+）をMES FET形成領域に選択的に注入し、
注入層１２′を形成する（第２図）。
１００keVでドーズ量3.5×1012cm-2のSiイオン
（Si+）をMES FET形成領域に選択的に注入し、
注入層１２′を形成する（第２図）。
次に、約3000Å厚のCVD SiO2膜１３と約1μm
厚のフオトレジスト膜１４を積層して形成しこれ
をイオン遮蔽マスクとしてソース領域形成予定域
１５′とドレイン領域形成予定域１６′に選択的イ
オン注入が施される。このイオン注入はSi+を加
速エネルギ120keVでドーズ量2.5×1013cm-2にて、
ついで250keVで2.5×1013cm-2のように施す多段
注入で施される。ついで、イオン遮蔽マスクに用
いたCVD SiO2膜１３とフオトレジスト膜１４の
上方からゲルマニウム（Ge）１７を約700Å厚に
被着し、上記マスクの膜上にGe膜１７′を、ソー
ス、ドレイン各領域形成予定域上にGe薄膜１７，
１７を形成する（第３図）。
厚のフオトレジスト膜１４を積層して形成しこれ
をイオン遮蔽マスクとしてソース領域形成予定域
１５′とドレイン領域形成予定域１６′に選択的イ
オン注入が施される。このイオン注入はSi+を加
速エネルギ120keVでドーズ量2.5×1013cm-2にて、
ついで250keVで2.5×1013cm-2のように施す多段
注入で施される。ついで、イオン遮蔽マスクに用
いたCVD SiO2膜１３とフオトレジスト膜１４の
上方からゲルマニウム（Ge）１７を約700Å厚に
被着し、上記マスクの膜上にGe膜１７′を、ソー
ス、ドレイン各領域形成予定域上にGe薄膜１７，
１７を形成する（第３図）。
次に、上記マスク上のGe膜１７′をリフトオフ
除去し、さらにCVD SiO2膜１３も除去する（第
４図）。
除去し、さらにCVD SiO2膜１３も除去する（第
４図）。
次に、ひ素ドープ二酸化シリコン膜（As SG
膜）１８を約5000Åに被着し、Asを含んだArガ
ス雰囲気中において850℃で15分間のアニールを
施し、注入層１２′とソースおよびドレインの各
領域形成予定域のn+注入層１５′，１６′を活性
化し、動作層１２とソース領域１５およびドレイ
ン領域１６を形成する（第５図）。
膜）１８を約5000Åに被着し、Asを含んだArガ
ス雰囲気中において850℃で15分間のアニールを
施し、注入層１２′とソースおよびドレインの各
領域形成予定域のn+注入層１５′，１６′を活性
化し、動作層１２とソース領域１５およびドレイ
ン領域１６を形成する（第５図）。
なお、上記アニールは特許請求の範囲に称する
ところのGe薄膜形成後に施される熱処理を兼ね
ており、これによつてGeとGaAsが反応し、ま
た、AsSG膜１８からGe薄膜中にもAsが高濃度
にドープされる。
ところのGe薄膜形成後に施される熱処理を兼ね
ており、これによつてGeとGaAsが反応し、ま
た、AsSG膜１８からGe薄膜中にもAsが高濃度
にドープされる。
ついで、フオートレジスト膜１９を被着し、ゲ
ート、ソース、ドレインのパターンが一体となつ
て形成されているマスクによつて、ゲートがソー
スおよびドレインの各領域に挟まれた所定の位置
になるようにマスク合わせを行ない、フオトエツ
チングによりゲート、ソース、ドレインに夫々対
応する開孔を形成し、これらの開孔を通して下層
のAsSG膜をエツチングし、GaAs面およびGe面
を露出させる（第６図）。
ート、ソース、ドレインのパターンが一体となつ
て形成されているマスクによつて、ゲートがソー
スおよびドレインの各領域に挟まれた所定の位置
になるようにマスク合わせを行ない、フオトエツ
チングによりゲート、ソース、ドレインに夫々対
応する開孔を形成し、これらの開孔を通して下層
のAsSG膜をエツチングし、GaAs面およびGe面
を露出させる（第６図）。
次に、チタン（Ti）金属層を約1000Åに、つ
いでアルミニウム（Al）金属層を約4000Å厚に
積層して被着し、ゲート電極形成予定域にチタン
金属層２１ｇとアルミニウム金属層２２ｇとから
なるゲート電極２３ｇと、またソース電極形成予
定域にチタン金属層２１ｓとアルミニウム金属層
２２ｓとからなるソース電極層２３ｓと、さら
に、ドレイン電極形成予定域にチタン金属層２１
ｄとアルミニウム金属層２２ｄとからなるドレイ
ン電極層２３ｄが同時に形成される。ホトレジス
ト膜上に形成された電極金属層は所望でないので
リフトオフ除去してMES FETが完成する。
いでアルミニウム（Al）金属層を約4000Å厚に
積層して被着し、ゲート電極形成予定域にチタン
金属層２１ｇとアルミニウム金属層２２ｇとから
なるゲート電極２３ｇと、またソース電極形成予
定域にチタン金属層２１ｓとアルミニウム金属層
２２ｓとからなるソース電極層２３ｓと、さら
に、ドレイン電極形成予定域にチタン金属層２１
ｄとアルミニウム金属層２２ｄとからなるドレイ
ン電極層２３ｄが同時に形成される。ホトレジス
ト膜上に形成された電極金属層は所望でないので
リフトオフ除去してMES FETが完成する。
なお、上記電極用金属層で動作層またはGe薄
膜に直接接続する下層の金属層はチタンに限られ
るものでなく、例えばＷ、Ta等の高融点金属で
もよい。
膜に直接接続する下層の金属層はチタンに限られ
るものでなく、例えばＷ、Ta等の高融点金属で
もよい。
また、上記実施例ではソースおよびドレイン領
域にn+層を設ける場合について説明したが、必
ずしもn+層を必要とせず、このn+層がない構造
においてもこの発明の効果は少しも変わらない。
域にn+層を設ける場合について説明したが、必
ずしもn+層を必要とせず、このn+層がない構造
においてもこの発明の効果は少しも変わらない。
さらに、上記実施例において、Ge薄膜上のス
ペーサ用薄膜としてAsSG膜を用い、後の熱処理
の際にGe中にAsが導入されるように配慮した
が、Ge薄膜上のスペーサ用薄膜は必ずしもGeに
対しドナーとなる不純物を含む必要はない。しか
し、高性能のトランジスタを再現性よく得るに
は、Geを高濃度にドープし、ソース、ドレイン
領域との接触抵抗を低減させることが必要であ
る。従つて上記実施例のように不純物が添加され
た薄膜を用いることが望ましい。
ペーサ用薄膜としてAsSG膜を用い、後の熱処理
の際にGe中にAsが導入されるように配慮した
が、Ge薄膜上のスペーサ用薄膜は必ずしもGeに
対しドナーとなる不純物を含む必要はない。しか
し、高性能のトランジスタを再現性よく得るに
は、Geを高濃度にドープし、ソース、ドレイン
領域との接触抵抗を低減させることが必要であ
る。従つて上記実施例のように不純物が添加され
た薄膜を用いることが望ましい。
また、電極を形成するためのリフトオフは、先
に説明したようなスペーサ用絶縁膜を用いず、ホ
トレジストのみで行なつてもよい。
に説明したようなスペーサ用絶縁膜を用いず、ホ
トレジストのみで行なつてもよい。
さらに、動作層１２を形成する手段としてはイ
オン注入法に限らず、例えば気相成長法によるエ
ピタキシヤル層を用いてもよく、この場合もGe
薄層の熱処理は上記実施例と同じ条件でよい。
オン注入法に限らず、例えば気相成長法によるエ
ピタキシヤル層を用いてもよく、この場合もGe
薄層の熱処理は上記実施例と同じ条件でよい。
この発明によれば、ソース、ドレイン部のオー
ミツク接触電極と、ゲート部のシヨツトキ接触電
極とを同一の金属で、しかも同時に形成できる上
に、オーミツク接触形成のためのアロイ工程を必
要としないため、この工程でしばしば発生してい
たAuGeのボールアツプもなく、平滑な電極を有
するMES FETが得られる。
ミツク接触電極と、ゲート部のシヨツトキ接触電
極とを同一の金属で、しかも同時に形成できる上
に、オーミツク接触形成のためのアロイ工程を必
要としないため、この工程でしばしば発生してい
たAuGeのボールアツプもなく、平滑な電極を有
するMES FETが得られる。
また、従来のMES FETの製造工程で要求され
るようなマスク合わせ精度も必要でないため、生
産性向上にも効果が顕著である利点もある。
るようなマスク合わせ精度も必要でないため、生
産性向上にも効果が顕著である利点もある。
第１図は従来のシヨツトキバリアゲート型電界
効果トランジスタの断面図、第２図ないし第７図
はこの発明の１実施例のシヨツトキバリアゲート
型電界効果トランジスタの製造方法を工程順に示
すいずれも断面図である。 １１……半絶縁性GaAs基板、１２……動作層
（１２′注入層）、１３……CVD SiO2膜、１５…
…ソース領域形成予定域、１６……ドレイン領域
形成予定域、１７……Ge薄膜、１８……As SG
膜、２１，２１ｇ，２１ｓ，２１ｄ……チタン金
属層、２２，２２ｇ，２２ｓ，２２ｄ……アルミ
ニウム金属層、２３，２３ｇ，２３ｓ，２３ｄ…
…電極金属層、１４，１９……フオトレジスト
膜。
効果トランジスタの断面図、第２図ないし第７図
はこの発明の１実施例のシヨツトキバリアゲート
型電界効果トランジスタの製造方法を工程順に示
すいずれも断面図である。 １１……半絶縁性GaAs基板、１２……動作層
（１２′注入層）、１３……CVD SiO2膜、１５…
…ソース領域形成予定域、１６……ドレイン領域
形成予定域、１７……Ge薄膜、１８……As SG
膜、２１，２１ｇ，２１ｓ，２１ｄ……チタン金
属層、２２，２２ｇ，２２ｓ，２２ｄ……アルミ
ニウム金属層、２３，２３ｇ，２３ｓ，２３ｄ…
…電極金属層、１４，１９……フオトレジスト
膜。
Claims (1)
- 【特許請求の範囲】 １ 高比抵抗半導体基板の主画に能動層を形成す
る工程と、前記能動層表面のソースおよびドレイ
ン領域にゲルマニウム薄膜を被着する工程と、ゲ
ルマニウム薄膜を含む能動層表面にスペーサ用絶
縁膜を少なくとも１層積層する工程と、前記半導
体基板をスペーサ用絶縁膜とともに熱処理する工
程と、前記スペーサ用絶縁膜に対しゲート領域形
成予定域に対応させて第１の開孔をまたソースお
よびドレイン領域形成予定域に対応させて第２の
開孔を順次または同時に設ける工程と、前記スペ
ーサ用絶縁膜の上方から電極用金属層を少くとも
１層被着し第１の開孔に露出している能動層にゲ
ート電極層をまた第２の開孔にソースおよびドレ
イン電極を同時に形成する工程と、所望の領域外
に被着された電極用金属層を除去する工程とを具
備することを特徴とする電界効果トランジスタの
製造方法。 ２ スペーサ用絶縁膜の第１層はゲルマニウムに
対しドナーとなる不純物が添加された絶縁膜であ
ることを特徴とする特許請求の範囲第１項記載の
電界効果トランジスタの製造方法。 ３ 熱処理はAsを含む雰囲気ガス中で行なうこ
とを特徴とする特許請求の範囲第１項記載の電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157787A JPS6050968A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157787A JPS6050968A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050968A JPS6050968A (ja) | 1985-03-22 |
| JPH0436459B2 true JPH0436459B2 (ja) | 1992-06-16 |
Family
ID=15657281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157787A Granted JPS6050968A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050968A (ja) |
-
1983
- 1983-08-31 JP JP58157787A patent/JPS6050968A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050968A (ja) | 1985-03-22 |
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