JPS59175162A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPS59175162A JPS59175162A JP58049613A JP4961383A JPS59175162A JP S59175162 A JPS59175162 A JP S59175162A JP 58049613 A JP58049613 A JP 58049613A JP 4961383 A JP4961383 A JP 4961383A JP S59175162 A JPS59175162 A JP S59175162A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野 本発町は、半導体基板上に絶縁膜を形成し
Ａノ等の金属を設けて構成するＭＯ８型半導体装置に係
わり、詳しくはゲート領域、ソース領域、ドレイン領域
間の形成した絶縁膜等がなす寄生容量を低減するＭＯ８
型半導体装置およびその製造方法に関する。
Ａノ等の金属を設けて構成するＭＯ８型半導体装置に係
わり、詳しくはゲート領域、ソース領域、ドレイン領域
間の形成した絶縁膜等がなす寄生容量を低減するＭＯ８
型半導体装置およびその製造方法に関する。
従来技術 近時、ＭＯ８型半導体装置は、高密度、低
消費電力等の特徴を生かしてＭＯＳ−ＩＣ化、Ｉ’ｔ／
ＩＯ３−ＬＳＩ化が急速に進み、メモリ、ランダムロジ
ックの分野に広く応用されている。例えば、Ｍ ＯＳ
ｑｐメモリ素子とバイポーラ型メモリ素子の消費電力を
比較してみると、ビット当りの消費電力は通常、前者は
０．１〜０．２ｍ ＶＪ程度であり、後者は１〜２ｍＷ
程度である。斯様に消費電力が低いと云うことは、パッ
ケージの熱設置１が容易となり同一のパッケージであれ
ば電力条件だ【プを考えてもＭＯＳ型の方が有利である
。然し乍ら、ＭＯ８型メモリ素子とバイポーラ型メモリ
素子の動作速度において、前者のアクセス時間は通常８
０〜１００ｎｓ 、これに対して後者は２５〜１００ｎ
ｓである。即ち、ＭＯ８型メモリ素子はアクセス時間に
して約３〜１０倍遅い。斯様に、動作速度が遅い理由に
は、ＭＯ３型半導体装置は高インピーダンスに依るもの
であるが、ＭＯ８型構造で小型、高密度をより一層進め
て集積化すると素子間が近接する為に、それ故、分離容
量としての絶縁膜を多く介在させることによって、結果
的に奇生容量が増加する。この奇生容■の増加により動
作速度が遅（なる原因となっている。
消費電力等の特徴を生かしてＭＯＳ−ＩＣ化、Ｉ’ｔ／
ＩＯ３−ＬＳＩ化が急速に進み、メモリ、ランダムロジ
ックの分野に広く応用されている。例えば、Ｍ ＯＳ
ｑｐメモリ素子とバイポーラ型メモリ素子の消費電力を
比較してみると、ビット当りの消費電力は通常、前者は
０．１〜０．２ｍ ＶＪ程度であり、後者は１〜２ｍＷ
程度である。斯様に消費電力が低いと云うことは、パッ
ケージの熱設置１が容易となり同一のパッケージであれ
ば電力条件だ【プを考えてもＭＯＳ型の方が有利である
。然し乍ら、ＭＯ８型メモリ素子とバイポーラ型メモリ
素子の動作速度において、前者のアクセス時間は通常８
０〜１００ｎｓ 、これに対して後者は２５〜１００ｎ
ｓである。即ち、ＭＯ８型メモリ素子はアクセス時間に
して約３〜１０倍遅い。斯様に、動作速度が遅い理由に
は、ＭＯ３型半導体装置は高インピーダンスに依るもの
であるが、ＭＯ８型構造で小型、高密度をより一層進め
て集積化すると素子間が近接する為に、それ故、分離容
量としての絶縁膜を多く介在させることによって、結果
的に奇生容量が増加する。この奇生容■の増加により動
作速度が遅（なる原因となっている。
第１図は従来のＭＯ８型半導体装置の構成を模式的に示
づ断面図である。同図（Ａ＞において半導体基体１には
、ドレイン拡散層（又はソース拡散層）２およびソース
拡散層（又はトレイン拡散層）３が形成され、前記基体
１上の絶縁膜４のドレイン開孔５およびソース開孔６を
介して夫々にドレイン電極７おにびソース電極８が設け
である。前記絶縁膜４にはゲート電極９が形成され、こ
のゲート電極９と前記ドレイン拡散層２およびソース拡
散層３で包囲されたゲート絶縁膜１０を挾んでの容量結
合にＪ：り寄生容量が生じる。このゲート絶縁膜１０を
介してのゲート電極９のＡ−バーラップ（Ｑｖｅｒ
Ｌａｌ’ｌ）は出来る限り少ない方が望ましいが、マス
ク合わせに余裕がないと成る確率で分離ゲートＭ ＯＳ
型となり、通常のＭＯ８動作を行なうことが出来ない。
づ断面図である。同図（Ａ＞において半導体基体１には
、ドレイン拡散層（又はソース拡散層）２およびソース
拡散層（又はトレイン拡散層）３が形成され、前記基体
１上の絶縁膜４のドレイン開孔５およびソース開孔６を
介して夫々にドレイン電極７おにびソース電極８が設け
である。前記絶縁膜４にはゲート電極９が形成され、こ
のゲート電極９と前記ドレイン拡散層２およびソース拡
散層３で包囲されたゲート絶縁膜１０を挾んでの容量結
合にＪ：り寄生容量が生じる。このゲート絶縁膜１０を
介してのゲート電極９のＡ−バーラップ（Ｑｖｅｒ
Ｌａｌ’ｌ）は出来る限り少ない方が望ましいが、マス
ク合わせに余裕がないと成る確率で分離ゲートＭ ＯＳ
型となり、通常のＭＯ８動作を行なうことが出来ない。
従って、歩留りの低下をまねく為にドレイン拡散層２お
よびソース拡散層２およびソース拡散層３に対して、マ
スク寸法で約１μｍＰｉ！度の合わせ余裕度を段番プて
いるのが現状である。第２図（Ａ）〜（Ｅ）は、前述の
第１図に示したＭＯ８型半導体装置の製造プロセスの一
例を模式的に示す断面図である。
よびソース拡散層２およびソース拡散層３に対して、マ
スク寸法で約１μｍＰｉ！度の合わせ余裕度を段番プて
いるのが現状である。第２図（Ａ）〜（Ｅ）は、前述の
第１図に示したＭＯ８型半導体装置の製造プロセスの一
例を模式的に示す断面図である。
このＭＯ３型半導体装置の製造プロセスは周知技術であ
るので、前記寄生容量に関する工程のみについて説明す
る。工程（Ｃ）において、絶縁膜４のゲート電極９を形
成する予定部分４Ａは、次の工程（Ｄ）でドレイン拡散
層２上のトレイン電極埋込み部４Ｂおよびソース拡散層
３１のソース電極埋込み部４Ｃと共に同時に所定部分を
エツチングにより除去する。このエツチングは同時に処
理するものであるが、前述の寄生容量は、絶縁ｌ！＠４
の前記予定部分４Ａよりドレイン拡散層２およびソース
拡散層３に向って約１〜２μｍ程度のエツチングをする
ことにより、ゲート絶縁膜１０を介在させゲート電極９
とトレイン拡散層２およびソース拡散層３の間で寄生容
量が生じる。従って、周知の如く、この寄生容量が５− 高速動作させる上で妨げになっている。更に、その他の
動作速度が遅くなる原因どしては、半導体基体、例えば
Ｓｔ ＜シリコン）の保護膜として５ｉ０２（酸化シ
リコン）膜を用いるが、この３ｉＱ２膜形成中にＮａイ
オンが混入しヂャンネルを形成することによる場合があ
る。この対策としては、３ｉ基体のリン処理、多重層等
の形成が考えられるが、製法工程の複雑さによる製造コ
ストアップが生じる。
るので、前記寄生容量に関する工程のみについて説明す
る。工程（Ｃ）において、絶縁膜４のゲート電極９を形
成する予定部分４Ａは、次の工程（Ｄ）でドレイン拡散
層２上のトレイン電極埋込み部４Ｂおよびソース拡散層
３１のソース電極埋込み部４Ｃと共に同時に所定部分を
エツチングにより除去する。このエツチングは同時に処
理するものであるが、前述の寄生容量は、絶縁ｌ！＠４
の前記予定部分４Ａよりドレイン拡散層２およびソース
拡散層３に向って約１〜２μｍ程度のエツチングをする
ことにより、ゲート絶縁膜１０を介在させゲート電極９
とトレイン拡散層２およびソース拡散層３の間で寄生容
量が生じる。従って、周知の如く、この寄生容量が５− 高速動作させる上で妨げになっている。更に、その他の
動作速度が遅くなる原因どしては、半導体基体、例えば
Ｓｔ ＜シリコン）の保護膜として５ｉ０２（酸化シ
リコン）膜を用いるが、この３ｉＱ２膜形成中にＮａイ
オンが混入しヂャンネルを形成することによる場合があ
る。この対策としては、３ｉ基体のリン処理、多重層等
の形成が考えられるが、製法工程の複雑さによる製造コ
ストアップが生じる。
目的 本発明は、このような従来技術の欠点を改善し
ゲート電極とソース・ドレイン拡散層およびゲート絶縁
膜を介して存在する奇生容量を極めて小さくすることに
より高速動作が可能なＭＯ８型半導体装置およびその製
造方法を提供することをその目的とするものである。
ゲート電極とソース・ドレイン拡散層およびゲート絶縁
膜を介して存在する奇生容量を極めて小さくすることに
より高速動作が可能なＭＯ８型半導体装置およびその製
造方法を提供することをその目的とするものである。
発明の概要 本発明は、半導体基体上に絶縁膜を形成
し、ソース・ドレイン開孔を形成するために前記絶縁膜
を除去する際に僅か６− に絶縁膜を残しで、この残った薄給Ｉ！膜を介してイＡ
ン・インプランテーションによりソース・ドレイン拡散
層を形成して、次に、前記薄絶縁股上に窒化シリコン膜
を形成し、この窒化シリコン膜と前記薄絶縁膜とをとを
］ンタク］〜ホールすると共にゲート電極予定面の残り
の絶縁膜を除去して夫々にソース電極、ドレイン電極お
よびグー１−電極を形成することを特徴どづるＭＯ８型
半導体装置およびそのＩＪ造方法である。
し、ソース・ドレイン開孔を形成するために前記絶縁膜
を除去する際に僅か６− に絶縁膜を残しで、この残った薄給Ｉ！膜を介してイＡ
ン・インプランテーションによりソース・ドレイン拡散
層を形成して、次に、前記薄絶縁股上に窒化シリコン膜
を形成し、この窒化シリコン膜と前記薄絶縁膜とをとを
］ンタク］〜ホールすると共にゲート電極予定面の残り
の絶縁膜を除去して夫々にソース電極、ドレイン電極お
よびグー１−電極を形成することを特徴どづるＭＯ８型
半導体装置およびそのＩＪ造方法である。
実施例 次に、添イ」図面を参照して本発明によるＭ
Ｏ８型半導体装置およびその製造方法の実施例を詳細に
説明する。
Ｏ８型半導体装置およびその製造方法の実施例を詳細に
説明する。
第３図は、本発明によるＭＯ８型半導体装置であって、
その構成を示す一実施例の断面図である。同図において
、半導体基体２０」−には３ｉＱ２等から成る絶縁膜２
１が形成されてａ５す、前記半導体基体２０には絶縁膜
２１を介して後述するイオン・インブランデージョン（
Ｉ ｏｎ ｉｍｐｌａｎｔａｔｉｏｎ、以下インプラ
と略称する）によりソース拡散層２２およびドレイン拡
散層２３を形成する。前記絶縁膜２１とこの絶縁膜上に
形成した窒化シリコン膜２４．２５をコンタクトホール
してソース電極２６およびドレイン電極２７を設けると
共に前記絶縁膜２１上にゲート電極２８を設【プる。従
って、このゲート電極２８と前記基体２０との間の絶縁
膜がゲート絶縁膜３０どなる。
その構成を示す一実施例の断面図である。同図において
、半導体基体２０」−には３ｉＱ２等から成る絶縁膜２
１が形成されてａ５す、前記半導体基体２０には絶縁膜
２１を介して後述するイオン・インブランデージョン（
Ｉ ｏｎ ｉｍｐｌａｎｔａｔｉｏｎ、以下インプラ
と略称する）によりソース拡散層２２およびドレイン拡
散層２３を形成する。前記絶縁膜２１とこの絶縁膜上に
形成した窒化シリコン膜２４．２５をコンタクトホール
してソース電極２６およびドレイン電極２７を設けると
共に前記絶縁膜２１上にゲート電極２８を設【プる。従
って、このゲート電極２８と前記基体２０との間の絶縁
膜がゲート絶縁膜３０どなる。
第４図（Ａ）〜（Ｆ）は、本発明によるＭＯ８型半導体
装置の製造プロセスを模式的に示づ一実施例の工稈図で
ある。同図（Ａ）において、半導体基体４１を熱酸化し
、例えば １１５０℃−ｗｅｔ−６０分で膜厚〜７００
０△の５ｉ０２膜からなる絶縁膜４２を前記基体４１の
表面に形成する。次に、同図（Ｂ）において、前記絶縁
膜４２の表面にフォトレジスト層４３を塗布した後、ソ
ース・ドレインのマスクを当て紫外線で焼イ」けを行な
う通常のフォトリソグラフィ一工程でソース開孔４４、
トレイン開孔４５をエツチングして得る。この場合に、
ソース・ドレインに夫々に対応した薄絶縁膜４６Ａ、４
６Ｂを膜厚約８００〜１４００Δ程度残留させてエツチ
ングする。この場合、前記薄絶縁膜４６△おにび４６Ｂ
の膜厚は約１０００Δ程度が望ましい。
装置の製造プロセスを模式的に示づ一実施例の工稈図で
ある。同図（Ａ）において、半導体基体４１を熱酸化し
、例えば １１５０℃−ｗｅｔ−６０分で膜厚〜７００
０△の５ｉ０２膜からなる絶縁膜４２を前記基体４１の
表面に形成する。次に、同図（Ｂ）において、前記絶縁
膜４２の表面にフォトレジスト層４３を塗布した後、ソ
ース・ドレインのマスクを当て紫外線で焼イ」けを行な
う通常のフォトリソグラフィ一工程でソース開孔４４、
トレイン開孔４５をエツチングして得る。この場合に、
ソース・ドレインに夫々に対応した薄絶縁膜４６Ａ、４
６Ｂを膜厚約８００〜１４００Δ程度残留させてエツチ
ングする。この場合、前記薄絶縁膜４６△おにび４６Ｂ
の膜厚は約１０００Δ程度が望ましい。
イの後、前記薄絶縁膜４６Ａ、４６Ｂを介してインプラ
によって半導体基体４１の導電タイプ〈Ｐ型又はＮ型）
と逆の不純物を、例えば１０〜１０ｃｍ、１００ＫｅＶ
テソース拡散層４７およびドレイン拡散層４８を形成す
る。その後、低温下（摂氏２０℃前後の常温）で５ｉＮ
（窒化シリコン）やＳｉ ０２ （Ｍ化シリコン）等
の薄膜を形成する技術、所謂、ＥＣＲ法（Ｅ １ｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｒａｎｃｅ
、電々公社武蔵野通信研究所発表）よる原料ガスをマイ
クロ波を使ってプラズマ化する方法や５ｐｕｔｔｅｒ法
等によって、前記フォトレジスト層４３、ソース開孔４
４およびドレイン開孔４５の夫々の表面上、例えば膜厚
的８００〜１４００ＡのＳｉＮ膜４膜管９９Ａ 、４
９Ｂを形成する。この５ｉＮｌ！Ｉ４９．４９Ａ、 ４
９１３の膜厚は約１０００Δ程度が望まし９− い。その模、リフ１〜オフ法を用いて前記ソース開孔４
４内の薄絶縁膜４６Ａおよびドレイン開７Ｌ４５内の薄
絶縁膜４６［３の夫々の表面上に形成されたＳｉＮ膜４
９Δ、４９Ｂを残し、その他の部分に形成されたＳｉＮ
膜４膜管９ジストと共にエツチングし除去する。前記リ
フトオフ法は、例えば、リフ１〜オフする対象の膜厚の
約１．５〜３倍のフォトレジスト層の膜厚で十分である
。通常のフォトリソグラフィ一工程ではフォトレジスト
層は、約１μｍ程度の膜厚があり、十分にリフトオフ工
程を適用することができる。次に、同図（Ｃ）に示すよ
うに、ソース側のＳｉＮ膜４９Ａと絶縁膜４２およびド
レイン側のＳｉＮ膜４９Ｂと絶縁膜４２の夫々の表面上
に７オトレジスト層５０Ａ 、５０Ｂを形成する。こ
のフォトレジスト層５０Ａ、５０Ｂは前記ＳＩＮ膜４９
Ａ、 ４９［３の夫々の左端側又は右端側から約３０〜
６０％を覆うものとするが、望ましくは５０％程度でよ
い。その後、同図（Ｃ）に示す様に、前記絶縁膜４２の
ゲート領域を設＝１０− （プる予定面の絶縁膜４２△を半導体基体４１の表面に
至るまで１−ＩＦ系のエツチング液で除去し、次に前記
フォトレジスト層５０△および５０Ｃを除去する。この
絶縁膜４２Ａおよびフォトレジスト層５０Ａおよび５０
３を取除いた工程を同図（Ｄ）に示す。この絶縁膜４２
Ａを除去すると半導体基体４１の表面には基体表面４１
Ａが露出する。更に、同図（Ｅ）において、前記ソース
拡散層４７およびドレイン拡散層４８をアニール処理し
た後、ゲート酸化工程を行ないゲート絶縁膜５１を形成
する。その後、同図（Ｆ）において、前記ソース側のＳ
ｉＮ膜４９△と薄絶縁膜４６△およびドレイン側のＳｉ
Ｎ膜４９Ｂと薄絶縁層４６Ｂをソース拡散層４７、トレ
イン拡散層４８の表面に至るまでフォトリソグラフィ一
工程でソースコンタクトホール５２、ドレインコンタク
トホール５３を形成する。このソース・ドレインコンタ
クトホール５２．５３内および前記絶縁膜５１の表面上
にＡＩ２蒸着工程によって各電極、即ち、ソース電極５
４、ゲート電極５５およびドレイン電極５６を形成し製
造工程を完了づる。
によって半導体基体４１の導電タイプ〈Ｐ型又はＮ型）
と逆の不純物を、例えば１０〜１０ｃｍ、１００ＫｅＶ
テソース拡散層４７およびドレイン拡散層４８を形成す
る。その後、低温下（摂氏２０℃前後の常温）で５ｉＮ
（窒化シリコン）やＳｉ ０２ （Ｍ化シリコン）等
の薄膜を形成する技術、所謂、ＥＣＲ法（Ｅ １ｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｒａｎｃｅ
、電々公社武蔵野通信研究所発表）よる原料ガスをマイ
クロ波を使ってプラズマ化する方法や５ｐｕｔｔｅｒ法
等によって、前記フォトレジスト層４３、ソース開孔４
４およびドレイン開孔４５の夫々の表面上、例えば膜厚
的８００〜１４００ＡのＳｉＮ膜４膜管９９Ａ 、４
９Ｂを形成する。この５ｉＮｌ！Ｉ４９．４９Ａ、 ４
９１３の膜厚は約１０００Δ程度が望まし９− い。その模、リフ１〜オフ法を用いて前記ソース開孔４
４内の薄絶縁膜４６Ａおよびドレイン開７Ｌ４５内の薄
絶縁膜４６［３の夫々の表面上に形成されたＳｉＮ膜４
９Δ、４９Ｂを残し、その他の部分に形成されたＳｉＮ
膜４膜管９ジストと共にエツチングし除去する。前記リ
フトオフ法は、例えば、リフ１〜オフする対象の膜厚の
約１．５〜３倍のフォトレジスト層の膜厚で十分である
。通常のフォトリソグラフィ一工程ではフォトレジスト
層は、約１μｍ程度の膜厚があり、十分にリフトオフ工
程を適用することができる。次に、同図（Ｃ）に示すよ
うに、ソース側のＳｉＮ膜４９Ａと絶縁膜４２およびド
レイン側のＳｉＮ膜４９Ｂと絶縁膜４２の夫々の表面上
に７オトレジスト層５０Ａ 、５０Ｂを形成する。こ
のフォトレジスト層５０Ａ、５０Ｂは前記ＳＩＮ膜４９
Ａ、 ４９［３の夫々の左端側又は右端側から約３０〜
６０％を覆うものとするが、望ましくは５０％程度でよ
い。その後、同図（Ｃ）に示す様に、前記絶縁膜４２の
ゲート領域を設＝１０− （プる予定面の絶縁膜４２△を半導体基体４１の表面に
至るまで１−ＩＦ系のエツチング液で除去し、次に前記
フォトレジスト層５０△および５０Ｃを除去する。この
絶縁膜４２Ａおよびフォトレジスト層５０Ａおよび５０
３を取除いた工程を同図（Ｄ）に示す。この絶縁膜４２
Ａを除去すると半導体基体４１の表面には基体表面４１
Ａが露出する。更に、同図（Ｅ）において、前記ソース
拡散層４７およびドレイン拡散層４８をアニール処理し
た後、ゲート酸化工程を行ないゲート絶縁膜５１を形成
する。その後、同図（Ｆ）において、前記ソース側のＳ
ｉＮ膜４９△と薄絶縁膜４６△およびドレイン側のＳｉ
Ｎ膜４９Ｂと薄絶縁層４６Ｂをソース拡散層４７、トレ
イン拡散層４８の表面に至るまでフォトリソグラフィ一
工程でソースコンタクトホール５２、ドレインコンタク
トホール５３を形成する。このソース・ドレインコンタ
クトホール５２．５３内および前記絶縁膜５１の表面上
にＡＩ２蒸着工程によって各電極、即ち、ソース電極５
４、ゲート電極５５およびドレイン電極５６を形成し製
造工程を完了づる。
本実施例は、前述の製造プロセスから明らかなように、
ゲート電極部ソース拡散層およびドレイン拡散層と幾何
学的な位置合わせをする必要のない、所謂、自己整合（
３ｅｌｆΔｌｉｇｎｍｅｎｔ）によるため、前記ゲート
絶縁膜を介して対向するゲート電極とソースおよびドレ
イン拡散層がなす重なり合いくオーバーラツプ部分）を
極めて小さくすることができるので、それ故、寄生容量
を極めて小さくすることが可能である。
ゲート電極部ソース拡散層およびドレイン拡散層と幾何
学的な位置合わせをする必要のない、所謂、自己整合（
３ｅｌｆΔｌｉｇｎｍｅｎｔ）によるため、前記ゲート
絶縁膜を介して対向するゲート電極とソースおよびドレ
イン拡散層がなす重なり合いくオーバーラツプ部分）を
極めて小さくすることができるので、それ故、寄生容量
を極めて小さくすることが可能である。
第５図（Ｂ１）おＪ：び（Ｂ２）は、本発明によるＭＯ
８型半導体装置の製造プロセスを模式的に示寸他の実施
例の工程図である。本実施例は、前述の第１実施例にお
ける第４図（Ｂ）に相当する工程の他の態様である。第
１実施例と同等の工程を用いることができ、更に、同一
の機能を具える各部材は同一の部材符号を６記して説明
は省略する。
８型半導体装置の製造プロセスを模式的に示寸他の実施
例の工程図である。本実施例は、前述の第１実施例にお
ける第４図（Ｂ）に相当する工程の他の態様である。第
１実施例と同等の工程を用いることができ、更に、同一
の機能を具える各部材は同一の部材符号を６記して説明
は省略する。
第５図（Ｂ１）において、前記絶縁膜４２０表面にフォ
トレジスト層（図示せず）を塗布した後、ソース・ドレ
インのマスクを当て紫外線で焼付けを行なう通常のフォ
トリソグラフィ一工程でソース開孔４４、ドレイン開孔
４５をエツチングして得る際に、ソース・ドレインに夫
々に対応した薄絶縁膜４６Ａ、４６Ｂを膜厚約８００〜
１４００△程度残留させてエツチングする。この場合、
前記薄絶縁膜４６△および４６Ｂの膜厚は約１０００Δ
程度が望ましい。
トレジスト層（図示せず）を塗布した後、ソース・ドレ
インのマスクを当て紫外線で焼付けを行なう通常のフォ
トリソグラフィ一工程でソース開孔４４、ドレイン開孔
４５をエツチングして得る際に、ソース・ドレインに夫
々に対応した薄絶縁膜４６Ａ、４６Ｂを膜厚約８００〜
１４００△程度残留させてエツチングする。この場合、
前記薄絶縁膜４６△および４６Ｂの膜厚は約１０００Δ
程度が望ましい。
その後、前記薄絶縁膜４６Ａ、４６Ｂを介してインプラ
によって半導体基体４１の導電タイプ（Ｐ型又はＮ型）
と逆の不純物を、例えば１０１５６−２ 〜１０ｃｍ、 １００Ｋｅ Ｖでインプラしてソース
拡散層４７およびドレイン拡散層４８を形成する。
によって半導体基体４１の導電タイプ（Ｐ型又はＮ型）
と逆の不純物を、例えば１０１５６−２ 〜１０ｃｍ、 １００Ｋｅ Ｖでインプラしてソース
拡散層４７およびドレイン拡散層４８を形成する。
その後、絶縁膜４２、ソース開孔４４およびドレイン開
孔４５の表面に夫々にＳｉＮ膜、４９．４９Ａ 。
孔４５の表面に夫々にＳｉＮ膜、４９．４９Ａ 。
４９Ｂを形成する。次に同図（Ｂ２）に示すようにソー
ス開孔４４およびドレイン開孔４５内の夫々のＳｉＮ膜
４９Ｃ，４９Ｄ以外の絶縁膜４２上１３− のＳｉＮ膜４９をエツチングして除去する。その後の工
程は、前述の第１実施例の工程（Ｃ）〜（Ｆ）と同様で
ある。本発明は前述の実施例に限定されるものではなく
幾多の変更ができる。即ち、実施例の説明では半導体基
体の表面に形成した極めて薄い絶縁膜を介してインプラ
によってリース・トレイン拡散層を形成したが、熱拡散
法とインプラを併用する製造７１］セス、即ち、熱拡散
法によってソース・ドレイン拡散層を形成した後、この
ソース・トレイン拡散層を更にインプラにより拡大して
夫々ソース・ドレイン領域として形成する方法であって
もよい。また、半導体基体として３ｉを用いたが、高品
質結晶化技術による化合物半導体のガリウム・ヒ素、イ
ンジュウム・リン例えば、従来の製造技術と超電導磁石
を組合わせた磁場引上げ法によって得れるガリウム・ヒ
素、インジュウム・リン等を用いてもよい。このガリウ
ム・ヒ素が本来、具えている高速動作特性と本発明によ
って得１４− られる高速動作の相乗効果も期待できる。更に、本発明
では、絶縁膜として５ｉ０２膜を用いたが、化学的に安
定で膜中の不純物であるＮａイオン等の動きにくいＳｉ
３Ｎ４ （窒化シリコン）膜と用いてもよいことは勿
論である。
ス開孔４４およびドレイン開孔４５内の夫々のＳｉＮ膜
４９Ｃ，４９Ｄ以外の絶縁膜４２上１３− のＳｉＮ膜４９をエツチングして除去する。その後の工
程は、前述の第１実施例の工程（Ｃ）〜（Ｆ）と同様で
ある。本発明は前述の実施例に限定されるものではなく
幾多の変更ができる。即ち、実施例の説明では半導体基
体の表面に形成した極めて薄い絶縁膜を介してインプラ
によってリース・トレイン拡散層を形成したが、熱拡散
法とインプラを併用する製造７１］セス、即ち、熱拡散
法によってソース・ドレイン拡散層を形成した後、この
ソース・トレイン拡散層を更にインプラにより拡大して
夫々ソース・ドレイン領域として形成する方法であって
もよい。また、半導体基体として３ｉを用いたが、高品
質結晶化技術による化合物半導体のガリウム・ヒ素、イ
ンジュウム・リン例えば、従来の製造技術と超電導磁石
を組合わせた磁場引上げ法によって得れるガリウム・ヒ
素、インジュウム・リン等を用いてもよい。このガリウ
ム・ヒ素が本来、具えている高速動作特性と本発明によ
って得１４− られる高速動作の相乗効果も期待できる。更に、本発明
では、絶縁膜として５ｉ０２膜を用いたが、化学的に安
定で膜中の不純物であるＮａイオン等の動きにくいＳｉ
３Ｎ４ （窒化シリコン）膜と用いてもよいことは勿
論である。
効果 以−り述べたように、本発明によればゲート部
をソース部、ドレイン部と合わせる必要のない自己整合
によって形成することができるので、アルミニウム・ゲ
ート電極部がオーバーラツプする部分を極めて小さくす
ることができるので、ゲート電極とソース・ドレイン拡
散ｍおよびゲート絶縁膜が介してなす奇生容量を低減す
ることができるので高速動作が可能なＭＯ８型半導体装
置を１ｑることができる。
をソース部、ドレイン部と合わせる必要のない自己整合
によって形成することができるので、アルミニウム・ゲ
ート電極部がオーバーラツプする部分を極めて小さくす
ることができるので、ゲート電極とソース・ドレイン拡
散ｍおよびゲート絶縁膜が介してなす奇生容量を低減す
ることができるので高速動作が可能なＭＯ８型半導体装
置を１ｑることができる。
第１図は、従来のＭＯ８型半導体装置の構成を示す断面
図、第２図（△）〜（Ｅ）はこのＭＯ３型半導体装置の
製造プロセスを示す工程図、第３図は、本発明によるＭ
Ｏ８型半導体装置の実施例の構成を示寸断面図、第４図
（Δ）〜（Ｆ）は、本発明によるＭＯ８型半導体装置の
第１実施例のプロセスを示す工程図、第５図は本発明に
よるＭＯ８型半導体装置の他の実施例の製造プロセスを
示す工程図である。 ４１・・・半導体基体 ４２・・・絶縁膜 ４４・・・ソース開孔 ４５・・・ドレイン開孔 ４７・・・ソース拡散層 ４８・・・ドレイン拡散層 ４９・・・窒化シリコン膜 ５５・・・ゲート電極 、、！ｆ１．３図 乙ご ζｄ 町 ＼？ 町 ６ 唄 ａｍ チ’Ｉ ４０ 手続補正書（自発） ↑艮官若杉和夫殿 事件の表示 昭和５８年特許願第４９６１３号 ２、発明の名称 ＭＯ８型半導体装置およびその製造方法３、補正をする
者 事件どの関係 特許出願人 自発補正 補正により増加する発明の数 なし（１〉明細書
の特許請求の範囲第２項を別紙のとおり補正する。 （２）明細書第４頁第１９行〜第２０行の「ソース拡散
層２およびソース拡散層３に対して、」を「ソース拡散
層３とゲート電極９に対して、」に補正する。 （３）明細書第７頁第４行〜第７行の「この窒化シリコ
ン膜・・・・・・除去して夫々」を［窒化シリコン膜を
形成し、その後、ゲート絶縁膜を形成する予定面の残り
の絶縁膜を除去してゲート絶縁膜を形成した後、この窒
化シリコン膜とその下部の薄い絶縁膜とをコンタクトホ
ールした後、夫々］に補正する。 （４）明細書第１３頁第１７行〜第１８行のｒ４９Ａ、
４９ＢＪを削除する。 （別 紙） ［２、特許請求の範囲 １、半導体基体上に絶縁膜を形成しΔ）等の金属を設け
たＭＯ８型半導体装置において、前記絶縁膜に設けたソ
ースおよびドレイン開孔に形成した窒化シリコン膜を具
え、ゲート電極とソースおよびトレイン拡散層との重な
り合いによる寄生容量を低減するセルファライン構造と
したことを特徴とするＭＯ８型半導体装置。 ２、半導体基体上に絶縁膜を形成しへ！等の金属を設け
たＭＯ８型半導体装置の製造方法において、前記絶縁膜
にソースおよびドレイン開孔を形成するエツチングＬ１
と、イオン打込みによるソースおよびドレイン拡散層を
形成する工程と、前記絶縁膜とソースおよびドレイン開
孔内に窒化シリコン膜を形成する工程と、前記窒化シリ
コン膜を介してソースおよびドレイン電極を形成する工
程と、前記窒化シリコンｌｌＩｃ近接してゲート電極を
形成する工程とを具え、セルファラインによって奇生容
量を低減することを特徴とするＭＯ８型半導体装置の製
造方法。」 特許出願人 ３−
図、第２図（△）〜（Ｅ）はこのＭＯ３型半導体装置の
製造プロセスを示す工程図、第３図は、本発明によるＭ
Ｏ８型半導体装置の実施例の構成を示寸断面図、第４図
（Δ）〜（Ｆ）は、本発明によるＭＯ８型半導体装置の
第１実施例のプロセスを示す工程図、第５図は本発明に
よるＭＯ８型半導体装置の他の実施例の製造プロセスを
示す工程図である。 ４１・・・半導体基体 ４２・・・絶縁膜 ４４・・・ソース開孔 ４５・・・ドレイン開孔 ４７・・・ソース拡散層 ４８・・・ドレイン拡散層 ４９・・・窒化シリコン膜 ５５・・・ゲート電極 、、！ｆ１．３図 乙ご ζｄ 町 ＼？ 町 ６ 唄 ａｍ チ’Ｉ ４０ 手続補正書（自発） ↑艮官若杉和夫殿 事件の表示 昭和５８年特許願第４９６１３号 ２、発明の名称 ＭＯ８型半導体装置およびその製造方法３、補正をする
者 事件どの関係 特許出願人 自発補正 補正により増加する発明の数 なし（１〉明細書
の特許請求の範囲第２項を別紙のとおり補正する。 （２）明細書第４頁第１９行〜第２０行の「ソース拡散
層２およびソース拡散層３に対して、」を「ソース拡散
層３とゲート電極９に対して、」に補正する。 （３）明細書第７頁第４行〜第７行の「この窒化シリコ
ン膜・・・・・・除去して夫々」を［窒化シリコン膜を
形成し、その後、ゲート絶縁膜を形成する予定面の残り
の絶縁膜を除去してゲート絶縁膜を形成した後、この窒
化シリコン膜とその下部の薄い絶縁膜とをコンタクトホ
ールした後、夫々］に補正する。 （４）明細書第１３頁第１７行〜第１８行のｒ４９Ａ、
４９ＢＪを削除する。 （別 紙） ［２、特許請求の範囲 １、半導体基体上に絶縁膜を形成しΔ）等の金属を設け
たＭＯ８型半導体装置において、前記絶縁膜に設けたソ
ースおよびドレイン開孔に形成した窒化シリコン膜を具
え、ゲート電極とソースおよびトレイン拡散層との重な
り合いによる寄生容量を低減するセルファライン構造と
したことを特徴とするＭＯ８型半導体装置。 ２、半導体基体上に絶縁膜を形成しへ！等の金属を設け
たＭＯ８型半導体装置の製造方法において、前記絶縁膜
にソースおよびドレイン開孔を形成するエツチングＬ１
と、イオン打込みによるソースおよびドレイン拡散層を
形成する工程と、前記絶縁膜とソースおよびドレイン開
孔内に窒化シリコン膜を形成する工程と、前記窒化シリ
コン膜を介してソースおよびドレイン電極を形成する工
程と、前記窒化シリコンｌｌＩｃ近接してゲート電極を
形成する工程とを具え、セルファラインによって奇生容
量を低減することを特徴とするＭＯ８型半導体装置の製
造方法。」 特許出願人 ３−
Claims (1)
- 【特許請求の範囲】 １、半導体基体上に絶縁膜を形成しＡノ等の金属を設け
たＭＯ３型半導体装置において、前記絶縁膜に設けたソ
ースおよびドレイン開孔に形成した窒化シリコン膜を具
え、ゲート電極とソースおよびドレイン拡散層との重な
り合いによる寄生容量を低減するセルファライン構造と
したことを特徴とするＭＯ８型半導体装置。 ２、半導体基体上に絶縁膜を形成しＡｌ１等の金属を設
けたＭＯ８型半導体装置の製造方法において、前記絶縁
膜にソースおにびドレイン開孔を形成するエツチングす
ると、イオン打込みによるソースおよびトレイン拡散層
を形成する工程と、前記絶縁膜とソースおよびドレイン
開孔内に窒化シリコン膜を形成する工程と、前記窒化シ
リコン膜を介してソースおよびトレイン電極を形成する
工程と、前記窒化シリコン膜の近接してゲート電極を形
成する工程とを具え、セルファラインによって寄生容量
を低減することを特徴とするＭＯ３型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049613A JPS59175162A (ja) | 1983-03-24 | 1983-03-24 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049613A JPS59175162A (ja) | 1983-03-24 | 1983-03-24 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175162A true JPS59175162A (ja) | 1984-10-03 |
Family
ID=12836080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049613A Pending JPS59175162A (ja) | 1983-03-24 | 1983-03-24 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5656861A (en) * | 1990-01-12 | 1997-08-12 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
-
1983
- 1983-03-24 JP JP58049613A patent/JPS59175162A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5620919A (en) * | 1990-01-12 | 1997-04-15 | Paradigm Technology, Inc. | Methods for fabricating integrated circuits including openings to transistor regions |
| US5656861A (en) * | 1990-01-12 | 1997-08-12 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
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