JPS5919364A - 半導体装置の製造方法およびその方法において用いるリ−ドフレ−ム - Google Patents
半導体装置の製造方法およびその方法において用いるリ−ドフレ−ムInfo
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- JPS5919364A JPS5919364A JP57127546A JP12754682A JPS5919364A JP S5919364 A JPS5919364 A JP S5919364A JP 57127546 A JP57127546 A JP 57127546A JP 12754682 A JP12754682 A JP 12754682A JP S5919364 A JPS5919364 A JP S5919364A
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- Japan
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- lead
- layer
- solder
- lead frame
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/456—Materials
- H10W70/457—Materials of metallic layers on leadframes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
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-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/951—Materials of bond pads
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- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法およびその方法において
用いるリードフレームに関する。
用いるリードフレームに関する。
レジンパッケージ型半導体装置は、素子取付部およびリ
ード等を有する金属製のリードフレームを用意した後、
素子取付部に素子を固定するとともに、素子の電極とリ
ードの内端とをワイヤで接続し、かつリードの内端と素
子部分等をレジンパッケージで被い、さらに不要リード
フレーム部分を切断除去した後レジンパッケージから突
出するリード表面を半田ディツプあるいは半田めっき処
理して半田で被うことによって製造している。
ード等を有する金属製のリードフレームを用意した後、
素子取付部に素子を固定するとともに、素子の電極とリ
ードの内端とをワイヤで接続し、かつリードの内端と素
子部分等をレジンパッケージで被い、さらに不要リード
フレーム部分を切断除去した後レジンパッケージから突
出するリード表面を半田ディツプあるいは半田めっき処
理して半田で被うことによって製造している。
しかし、この方法ではリードの半田被着は完成品状態で
行うことから、取り扱い難いことと、レジンパッケージ
部が大きいことから処理量も少なく、工数が多く掛り、
生産コストが高くなる欠点がある。
行うことから、取り扱い難いことと、レジンパッケージ
部が大きいことから処理量も少なく、工数が多く掛り、
生産コストが高くなる欠点がある。
したがって、本発明の目的は工数の低い半導体装置の製
造方法を提供することにある。
造方法を提供することにある。
このような目的を達成するために本発明は、素子取付面
を銀めっき処理したリードフレームを用意した後、素子
取付、ワイヤ接続、レジンパッケージング、不要リード
切断除去を順次行なって半導体装置を製造するに際して
、素子取付前のリードフレームのレジンパッケージから
突出するリード部分の表面に、下層が鉛層、上層が錫層
からなる半田構成層または半田層をめっき処理にて形成
しておくものである。
を銀めっき処理したリードフレームを用意した後、素子
取付、ワイヤ接続、レジンパッケージング、不要リード
切断除去を順次行なって半導体装置を製造するに際して
、素子取付前のリードフレームのレジンパッケージから
突出するリード部分の表面に、下層が鉛層、上層が錫層
からなる半田構成層または半田層をめっき処理にて形成
しておくものである。
以下、実施例によυ本発明を説明する。
第１図は本発明の一実施例によるリードフレームの平面
図、第２図は第１図の１−１線に沿う断面図である。
図、第２図は第１図の１−１線に沿う断面図である。
この実施例のリードフレームは、銅系の金属板を打ち抜
いてパターン化し、３本のリード１と。
いてパターン化し、３本のリード１と。
リード１の一端をそれぞれ連結する枠片２と、リード１
の途中をそれぞれ連結するダム片３と、がらなっている
。リードｌの他端は幅広となシ、中央のリード１は素子
取付部４を、両側のリード１はワイヤ接続部５をそれぞ
れ形作っている。また、素子取付部４およびワイヤ接続
部５は第１図のクロスハツチングで示すように、１０μ
ｍ前後の厚さの銀めっき膜６で被われている。また、ダ
ム片３から枠片２に亘るリード部分には第１図のハツチ
ング領域で示すように２層の半田構成層が形成されてい
る。下層の半田構成層は鉛層７となシ、上層の半田構成
層は錫層８となっていて、その厚さは０．２μｍ〜１０
μｍ前後となシ、融点が２００Ｃ以上となるような組成
比となっている。融点を２００Ｃ以上にすることは、半
導体装置（この場合はトランジスタ）の製造におけるレ
ジンモールド時の１０００程度の処理温度にあっても溶
融しないようにするためである。また鉛と錫の２層構造
は電解メッキ時の層形成時半田の組成比精度の維持が容
易となる。また、酸化され易い鉛は下層とし、酸化され
難い錫層で鉛層を被っている。なお、図中９はガイド孔
である。
の途中をそれぞれ連結するダム片３と、がらなっている
。リードｌの他端は幅広となシ、中央のリード１は素子
取付部４を、両側のリード１はワイヤ接続部５をそれぞ
れ形作っている。また、素子取付部４およびワイヤ接続
部５は第１図のクロスハツチングで示すように、１０μ
ｍ前後の厚さの銀めっき膜６で被われている。また、ダ
ム片３から枠片２に亘るリード部分には第１図のハツチ
ング領域で示すように２層の半田構成層が形成されてい
る。下層の半田構成層は鉛層７となシ、上層の半田構成
層は錫層８となっていて、その厚さは０．２μｍ〜１０
μｍ前後となシ、融点が２００Ｃ以上となるような組成
比となっている。融点を２００Ｃ以上にすることは、半
導体装置（この場合はトランジスタ）の製造におけるレ
ジンモールド時の１０００程度の処理温度にあっても溶
融しないようにするためである。また鉛と錫の２層構造
は電解メッキ時の層形成時半田の組成比精度の維持が容
易となる。また、酸化され易い鉛は下層とし、酸化され
難い錫層で鉛層を被っている。なお、図中９はガイド孔
である。
そこで、このようなリードフレームを用いてトランジス
タを製造するには、第３図で示すように、中央のリード
１の先端の素子取付部４上に半田箔あるいは半田ペース
トを用いて加熱溶融によって素子（半導体ペレット）１
０を固定する。つぎに、この素子１０の電極（エミッタ
電極、ペース電極；図示せず。）と両側のリード１の先
端とをワイヤ１１で接続する。つぎに、ダム片３よりも
外側の領域、すなわち素子取付部４．ワイヤ接続部５゜
素子１０．ワイヤ１１が位置する領域をレジンモールド
によって形成するレジンパッケージ１２で被うとともに
、不要なダム片３および枠片２を切断除去して第４図で
示すような３本リードのトランジスタ１３を製造する。
タを製造するには、第３図で示すように、中央のリード
１の先端の素子取付部４上に半田箔あるいは半田ペース
トを用いて加熱溶融によって素子（半導体ペレット）１
０を固定する。つぎに、この素子１０の電極（エミッタ
電極、ペース電極；図示せず。）と両側のリード１の先
端とをワイヤ１１で接続する。つぎに、ダム片３よりも
外側の領域、すなわち素子取付部４．ワイヤ接続部５゜
素子１０．ワイヤ１１が位置する領域をレジンモールド
によって形成するレジンパッケージ１２で被うとともに
、不要なダム片３および枠片２を切断除去して第４図で
示すような３本リードのトランジスタ１３を製造する。
このような実施例では、板状のリードフレームの状態で
リード部分への半田構成層の形成を行なうため、レジン
モールドが完了した状態での大きなレジンパッケージを
有する状態でのリード部分への半田めっきに比較して、
作業性がよいとともに、処理効率も高くなる。特に、リ
ードフレームが７−プ状であれば、リード部分への半田
構成層の形成は連続的に行なえ、よシ生産コストの低減
化が図れる。また、リード部分への半田構成層の形成は
、従来性なっている銀めっき装置と同様の装置で行なえ
る。
リード部分への半田構成層の形成を行なうため、レジン
モールドが完了した状態での大きなレジンパッケージを
有する状態でのリード部分への半田めっきに比較して、
作業性がよいとともに、処理効率も高くなる。特に、リ
ードフレームが７−プ状であれば、リード部分への半田
構成層の形成は連続的に行なえ、よシ生産コストの低減
化が図れる。また、リード部分への半田構成層の形成は
、従来性なっている銀めっき装置と同様の装置で行なえ
る。
なお１本発明は前記実施例に限定されない。たとえば、
リード部分へは直接半田層を電解めっきで被着させても
よい。この場合も、レジンモールド時に支障を来たさな
いような融点となるように。
リード部分へは直接半田層を電解めっきで被着させても
よい。この場合も、レジンモールド時に支障を来たさな
いような融点となるように。
半田の鉛と錫の組成を選択する必要がある。
以上のように、本発明によれば工数の低い半導体装置の
製造方法を提供することができるため、半導体装置の製
造コストの低減が図れる。
製造方法を提供することができるため、半導体装置の製
造コストの低減が図れる。
Claims (1)
- 【特許請求の範囲】 １、素子取付面を銀めっき処理したリードフレームを用
意する工程と、前記素子取付面に素子を半田で固定する
工程と、前記素子の電極とリードフレームのリードの内
端とをワイヤで接続する工程と、前記リード内端を含む
素子部分をレジンでパッケージする工程と、不要リード
フレーム部分を切断除去する工程と、を有する半導体装
置の製造方法において、前記素子取付工程前にリードフ
レームのパッケージの外に突出するリード領域の表面に
下層が鉛層、上層が錫層からなる半田構成層または半田
層をめっき処理にて形成しておくことを特命とする半導
体装置の製造方法。 ２、前記リードの半田構成層または半田層は融点が２０
０Ｃ以上となるような組成となっていることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 ３、素子取付部およびリードを有するリードフレームニ
オイて、前記リードのレジンパッケージカら外れる部分
の表面を下層が鉛層、上層が錫層からなる半田構成層あ
るいは半田層で被っておくことを特徴とするリードフレ
ーム。 ４、前記リードの半田構成層または半田層は融点が２０
０Ｃ以上となるような組成となっていることを特徴とす
る特許請求の範囲第３項記載のリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127546A JPS5919364A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法およびその方法において用いるリ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127546A JPS5919364A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法およびその方法において用いるリ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919364A true JPS5919364A (ja) | 1984-01-31 |
Family
ID=14962677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127546A Pending JPS5919364A (ja) | 1982-07-23 | 1982-07-23 | 半導体装置の製造方法およびその方法において用いるリ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288667A (en) * | 1990-08-23 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a molded semiconductor package having a lead frame and an connecting coupler |
-
1982
- 1982-07-23 JP JP57127546A patent/JPS5919364A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288667A (en) * | 1990-08-23 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a molded semiconductor package having a lead frame and an connecting coupler |
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