JPS59200469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59200469A JPS59200469A JP58074502A JP7450283A JPS59200469A JP S59200469 A JPS59200469 A JP S59200469A JP 58074502 A JP58074502 A JP 58074502A JP 7450283 A JP7450283 A JP 7450283A JP S59200469 A JPS59200469 A JP S59200469A
- Authority
- JP
- Japan
- Prior art keywords
- film
- source
- oxide film
- drain regions
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、多結晶シリコンゲート構造の半導体装置の製
造方法に関する。
造方法に関する。
半導体集積回路では、集積度の向上に伴って製造工程の
低温化が望まれている。特にＭＯ８型半導体装置では、
ダート長がｌｐｍ程度以下になるとソース、ドレイン領
域形成後の９００〜１０００℃という高温熱工程はショ
ートチャネノン効果を著しく増倍し特性劣化をもたらす
。
低温化が望まれている。特にＭＯ８型半導体装置では、
ダート長がｌｐｍ程度以下になるとソース、ドレイン領
域形成後の９００〜１０００℃という高温熱工程はショ
ートチャネノン効果を著しく増倍し特性劣化をもたらす
。
一方、イオン注入゛によりソース、ドレイン領域−を形
成する場合、注入不純物の活性化は８００℃以下の熱処
理では十分ではない。従ってこのような低温でロセスで
ＭＯ８型半導体装置を作るとソース、ドレイン領域の抵
抗が高くなるという問題を生ずる。
成する場合、注入不純物の活性化は８００℃以下の熱処
理では十分ではない。従ってこのような低温でロセスで
ＭＯ８型半導体装置を作るとソース、ドレイン領域の抵
抗が高くなるという問題を生ずる。
このような問題を解決する方法として、ソース、ドレイ
ン領域上に金属膜をはりつけてその低抵抗化を図る方法
がある。その−例を第１図ｉａ）〜（ｄ） Ｋより説明
する。Ｐ型Ｓｉ基板１１にフィーノシド酸化膜１２を形
成し、素子領域にダート酸化膜１３を介して多結晶Ｓｔ
ダート電極１４を形成し、ｎ型不純物をイオン注入し
てソース、ドレイン領域に浅いｎ型拡散層１５．。
ン領域上に金属膜をはりつけてその低抵抗化を図る方法
がある。その−例を第１図ｉａ）〜（ｄ） Ｋより説明
する。Ｐ型Ｓｉ基板１１にフィーノシド酸化膜１２を形
成し、素子領域にダート酸化膜１３を介して多結晶Ｓｔ
ダート電極１４を形成し、ｎ型不純物をイオン注入し
てソース、ドレイン領域に浅いｎ型拡散層１５．。
１６Ｋを形成する（、）。次いで全面にＣＶＤ法により
Ｓ ｉ Ｏ，膜１７を堆積する（ｂ）。との後、反応性
イオンエツチング（ＲＩ Ｂ）法により全面エツチング
を行い、ダート電極１４の側壁にのみ選択的にＣＶＤ５
ｉＯ，膜１７を残置させる（Ｃ）。
Ｓ ｉ Ｏ，膜１７を堆積する（ｂ）。との後、反応性
イオンエツチング（ＲＩ Ｂ）法により全面エツチング
を行い、ダート電極１４の側壁にのみ選択的にＣＶＤ５
ｉＯ，膜１７を残置させる（Ｃ）。
次に希弗酸リンスによりソース、ドレイン領域上のＲＩ
Ｅによる損傷領域を除去した後、再度ｎ型不純物のイオ
ン注入を行ってｎ型拡散層１５８，１６□より深い♂型
拡散層１５．。
Ｅによる損傷領域を除去した後、再度ｎ型不純物のイオ
ン注入を行ってｎ型拡散層１５８，１６□より深い♂型
拡散層１５．。
１６、を形成する（ｄ）。この後、ソース、ドレイン領
域上およびダート電極上に自己整合的に金属膜１９□〜
１９．を被着形成する（ｅ）。この金属膜１９１〜１９
．の形成法としては、例えば全面にｐｔを被着し熱処理
を行ってシリコン上にのみ選択的にｐｔシリサイド膜を
形成して未反応のｐｔ膜を除去する方法、又はＷＦ、
。
域上およびダート電極上に自己整合的に金属膜１９□〜
１９．を被着形成する（ｅ）。この金属膜１９１〜１９
．の形成法としては、例えば全面にｐｔを被着し熱処理
を行ってシリコン上にのみ選択的にｐｔシリサイド膜を
形成して未反応のｐｔ膜を除去する方法、又はＷＦ、
。
Ｍ６１Ｆ、を用いたＣＶＤ法によりシリコン上にのみ選
択的にＷ 、 Ｍ ｏ膜を成長させる方法などがある。
択的にＷ 、 Ｍ ｏ膜を成長させる方法などがある。
この後は図示しないが、通常の方法に従って全面をＣＶ
Ｄ５ｉＯ，膜でおおい、コンタクト孔を開孔して配線を
形成する。
Ｄ５ｉＯ，膜でおおい、コンタクト孔を開孔して配線を
形成する。
これにより、ソース、ドレイン領域の不純物活性化が十
分でない場合にも、これらの上にはりつけられた金属膜
によりソース、ドレイン領域の低抵抗化が図られる。
分でない場合にも、これらの上にはりつけられた金属膜
によりソース、ドレイン領域の低抵抗化が図られる。
しかしながらこの従来法には次のような欠点がある。第
１図（ｂ）の工程で堆積するＣＶＤ５ｉＯ。
１図（ｂ）の工程で堆積するＣＶＤ５ｉＯ。
膜１７は、面内での膜厚のばらつきや、段差形状による
ダート電極側壁部での膜厚変化が大きく、また希弗酸に
よるエツチングの制御性がよくない。このため、第１図
（Ｃ）のようにダート電極側壁に残すＣＶＤ５ｉＯ，膜
の膜厚のばらつきが太きく、またこの後の金属膜はりつ
け前の希弗酸リンスによるＣＶＤ５ｉＯ，の後退によっ
て、金属膜のりき抜けをおこしたり、ダートとソース又
はドレイン間の絶縁性が劣化したりする。又、ＣＶＤ５
４０□膜の膜厚制御性がよくないため、ソース、ドレイ
ン領域へのイオン注入を１回だけとすると、イオン注入
工程の時点やその後の熱工程での不純物再拡散の程度に
よって、ダートがオフセット構造となったり或いはソー
ス、ドレイン領域がゲート電極下に深く入り込むという
結果をもたらす。これを避けるため、上述のように２段
階のイオン注入工程が必要となる。
ダート電極側壁部での膜厚変化が大きく、また希弗酸に
よるエツチングの制御性がよくない。このため、第１図
（Ｃ）のようにダート電極側壁に残すＣＶＤ５ｉＯ，膜
の膜厚のばらつきが太きく、またこの後の金属膜はりつ
け前の希弗酸リンスによるＣＶＤ５ｉＯ，の後退によっ
て、金属膜のりき抜けをおこしたり、ダートとソース又
はドレイン間の絶縁性が劣化したりする。又、ＣＶＤ５
４０□膜の膜厚制御性がよくないため、ソース、ドレイ
ン領域へのイオン注入を１回だけとすると、イオン注入
工程の時点やその後の熱工程での不純物再拡散の程度に
よって、ダートがオフセット構造となったり或いはソー
ス、ドレイン領域がゲート電極下に深く入り込むという
結果をもたらす。これを避けるため、上述のように２段
階のイオン注入工程が必要となる。
本発明は上記の如き問題を解消して、ソース、ドレイン
領域およびダート電極の金属膜はりつけによる低抵抗化
を再現性よく実現できる半導体装置の製造方法を提供す
るものである。
領域およびダート電極の金属膜はりつけによる低抵抗化
を再現性よく実現できる半導体装置の製造方法を提供す
るものである。
本発明においては、ダート絶縁膜が形成された基板上に
まずダート電極となる多結晶シリコン膜と耐酸化性膜の
積層膜を形成する。そしてこの積層・膜を／４ターニン
グしてダート電極を形成した後、熱酸化を行ってソース
、ドレイン領域上およびｆｆ−）電極側壁上に熱酸化膜
を形成する。次にＲＩＰ等の異方性ドライエツチングに
よりソース、ドレイン領域上の熱酸化膜およびダート電
極上の耐酸化性膜を除去し、ダート電極側壁に自己整合
的に熱酸化膜を残置させる。
まずダート電極となる多結晶シリコン膜と耐酸化性膜の
積層膜を形成する。そしてこの積層・膜を／４ターニン
グしてダート電極を形成した後、熱酸化を行ってソース
、ドレイン領域上およびｆｆ−）電極側壁上に熱酸化膜
を形成する。次にＲＩＰ等の異方性ドライエツチングに
よりソース、ドレイン領域上の熱酸化膜およびダート電
極上の耐酸化性膜を除去し、ダート電極側壁に自己整合
的に熱酸化膜を残置させる。
そしてイオン注入によりソース、ドレイン領域を形成し
た後、必要に応じて希弗酸リンスを行ってこれらの領域
上に自己整合的に金属膜のはりっけを行う。
た後、必要に応じて希弗酸リンスを行ってこれらの領域
上に自己整合的に金属膜のはりっけを行う。
なお、ソース、ドレイン領域へのイオン注入工程は、熱
酸化膜形成前、又は熱酸化膜によりソース、ドレイン領
域上がおおわれている状態で行ってもよい、また多結晶
シリコンゲート電極への不純物ドープは、多結晶シリコ
ン膜堆積時に同時に行ってもよいし、その後に行っても
よい。
酸化膜形成前、又は熱酸化膜によりソース、ドレイン領
域上がおおわれている状態で行ってもよい、また多結晶
シリコンゲート電極への不純物ドープは、多結晶シリコ
ン膜堆積時に同時に行ってもよいし、その後に行っても
よい。
本発明によれば、ｒ−）電極側壁に残す絶縁膜が熱酸化
膜であるため、ＣＶＤＳｉＯ２膜を用いる従来法に比べ
て膜厚の制御性に優れ、又希弗酸等によるウニシトエツ
チングに対してモ制御性がよく、その膜厚を例えば１０
００λ以下に再現性よく設定することができる。従って
ソース、ドレイン領域上に金属膜をはりつけたときにそ
の金属膜がソース、ドレイン領域をつき抜けるといった
不良が発生することなく、又ダートとソース、ドレイン
間の絶縁性も所望の範囲に確実に設定することができる
。又、ダート電極側壁に残す熱酸化膜の膜厚制御性が優
れていることから、ソース、ドレイン領域へのイオン注
入工程を１回Ｏみとすることができ、工程が簡単になる
。
膜であるため、ＣＶＤＳｉＯ２膜を用いる従来法に比べ
て膜厚の制御性に優れ、又希弗酸等によるウニシトエツ
チングに対してモ制御性がよく、その膜厚を例えば１０
００λ以下に再現性よく設定することができる。従って
ソース、ドレイン領域上に金属膜をはりつけたときにそ
の金属膜がソース、ドレイン領域をつき抜けるといった
不良が発生することなく、又ダートとソース、ドレイン
間の絶縁性も所望の範囲に確実に設定することができる
。又、ダート電極側壁に残す熱酸化膜の膜厚制御性が優
れていることから、ソース、ドレイン領域へのイオン注
入工程を１回Ｏみとすることができ、工程が簡単になる
。
本発明の一実施例の製造工程を第２図（、）〜（ｆ）を
用いて説明する。Ｐ型Ｓｔ基板２１に約７００ＯＡの一
フイールド酸化膜２２を形成した後、９００℃の乾燥酸
素雰囲気中で１００人のダート酸化膜２３を形成し、次
いで燐を含む多結晶シリコン膜２４を減圧ＣＶＤ法によ
り３０００Ａ堆積し、続い−て耐酸化性膜として８１．
Ｎ４膜２５を同じく減圧ｃｖｎ法により約５００大堆積
する（鳳）。この後レゾストパターンを形成し、Ｓｉ３
Ｎ４膜２５と多結晶シリコン膜２４の積層膜をＲＩＢに
よりエツチング加工してゲート電極パターンを形成する
（ｂ）。との彼、９００℃、２０分の湿式酸化を行い、
ソース、ドレイン領域上および多結晶シリコン膜２４側
壁に熱酸化膜２６を形成する（ｃ）。そしてＨ２とＣＦ
、を用いたＲＩＥによりＳｉ、Ｎ４膜２５およびソース
、ドレイン領域上の熱酸化膜２６をエツチング除去し、
多結晶シリコン膜２４側壁にのみ熱酸化膜２６を残置さ
せる。この後、シリコン上に堆積したフッ素炭素系化合
物である？リマーを酸素プラズマエツチングで除去し、
更に露出したシリコン表面を約２００〜３００λ、ＣＦ
、と０２の混合ガスヲ用いたプラズマエツチングで除去
した後、Ａｓを８０ＫｅＶで５ ×ｌ Ｑ ”（ｍ−”
イオン注入し希釈酸素中で８００℃、３０分の熱処理を
行ってソース、ドレイン領域となるｎ型層２７．２８を
形成する（ｄ）。仁の後、希弗酸リンスによりソース、
ドレイン領域上およびダート電極上の薄い酸化膜を除去
し、基板温度４００℃でＷＦ、を用いたＣＶＤ法により
ソース、ドレイン領域上およびダート電極上に約４００
ＡＣＩＷＩＩ２９１〜２９．を選択的に被着する（ｅ）
。最後に全面をＣＶＤ５ｉＯ，膜３０でおおい、コンタ
クト孔と形成してＡＪ 配線３１１．３１！を形成する
こと罠より、ＭＯ８型半導体装置が完成する（ｆ）。
用いて説明する。Ｐ型Ｓｔ基板２１に約７００ＯＡの一
フイールド酸化膜２２を形成した後、９００℃の乾燥酸
素雰囲気中で１００人のダート酸化膜２３を形成し、次
いで燐を含む多結晶シリコン膜２４を減圧ＣＶＤ法によ
り３０００Ａ堆積し、続い−て耐酸化性膜として８１．
Ｎ４膜２５を同じく減圧ｃｖｎ法により約５００大堆積
する（鳳）。この後レゾストパターンを形成し、Ｓｉ３
Ｎ４膜２５と多結晶シリコン膜２４の積層膜をＲＩＢに
よりエツチング加工してゲート電極パターンを形成する
（ｂ）。との彼、９００℃、２０分の湿式酸化を行い、
ソース、ドレイン領域上および多結晶シリコン膜２４側
壁に熱酸化膜２６を形成する（ｃ）。そしてＨ２とＣＦ
、を用いたＲＩＥによりＳｉ、Ｎ４膜２５およびソース
、ドレイン領域上の熱酸化膜２６をエツチング除去し、
多結晶シリコン膜２４側壁にのみ熱酸化膜２６を残置さ
せる。この後、シリコン上に堆積したフッ素炭素系化合
物である？リマーを酸素プラズマエツチングで除去し、
更に露出したシリコン表面を約２００〜３００λ、ＣＦ
、と０２の混合ガスヲ用いたプラズマエツチングで除去
した後、Ａｓを８０ＫｅＶで５ ×ｌ Ｑ ”（ｍ−”
イオン注入し希釈酸素中で８００℃、３０分の熱処理を
行ってソース、ドレイン領域となるｎ型層２７．２８を
形成する（ｄ）。仁の後、希弗酸リンスによりソース、
ドレイン領域上およびダート電極上の薄い酸化膜を除去
し、基板温度４００℃でＷＦ、を用いたＣＶＤ法により
ソース、ドレイン領域上およびダート電極上に約４００
ＡＣＩＷＩＩ２９１〜２９．を選択的に被着する（ｅ）
。最後に全面をＣＶＤ５ｉＯ，膜３０でおおい、コンタ
クト孔と形成してＡＪ 配線３１１．３１！を形成する
こと罠より、ＭＯ８型半導体装置が完成する（ｆ）。
この実施例によれば、チャネル長の制御性がよく、１μ
ｍのチャネル長をもつＭＯＳ Ｆ ＥＴを再現性よく実
現することができた。またダート耐圧が著しく改善され
、Ｍ１図で説明した従来法と比較して、８ Ｍ Ｖ／Ｃ
１１未満の不良モードが約２０％低減することが確認さ
れた。
ｍのチャネル長をもつＭＯＳ Ｆ ＥＴを再現性よく実
現することができた。またダート耐圧が著しく改善され
、Ｍ１図で説明した従来法と比較して、８ Ｍ Ｖ／Ｃ
１１未満の不良モードが約２０％低減することが確認さ
れた。
以上のように本発明によれば、ソース、ドレイン領域の
金属膜はりつけにより低抵抗化を行う多結晶シリコンゲ
ート構造のＭＯ８型半導体装置を、再現性よくかつ簡単
な工程で実現することができ、ダート耐圧も著しく改善
される。
金属膜はりつけにより低抵抗化を行う多結晶シリコンゲ
ート構造のＭＯ８型半導体装置を、再現性よくかつ簡単
な工程で実現することができ、ダート耐圧も著しく改善
される。
なお実施例ではｎチャネルＭＯ８を説明したが、Ｐチャ
ネルＭＯ８に対しても同様に本発明を適用できる。この
場合ソース、ドレイン領域は、例えばボロンをイオン注
入し７００℃程度の熱処理を行うことにより得られ、こ
れによりボロンの再拡散を抑えてチャネル長を制御性よ
（設定するととができる。またソース、ドレイン領域上
への金属膜はりつけは、ＭｏＦ６を用いたＣＶＤ法でも
よいし、Ｐｉ 等の金属膜を全面被着してソース、ドレ
イン領域上にのみ金属シリサイドを形成し未反応の金属
を除去する方法を利用してもよい。
ネルＭＯ８に対しても同様に本発明を適用できる。この
場合ソース、ドレイン領域は、例えばボロンをイオン注
入し７００℃程度の熱処理を行うことにより得られ、こ
れによりボロンの再拡散を抑えてチャネル長を制御性よ
（設定するととができる。またソース、ドレイン領域上
への金属膜はりつけは、ＭｏＦ６を用いたＣＶＤ法でも
よいし、Ｐｉ 等の金属膜を全面被着してソース、ドレ
イン領域上にのみ金属シリサイドを形成し未反応の金属
を除去する方法を利用してもよい。
第１図ｃ層）〜（ｄ）は従来のＭＯ８型半導体装置の製
造工程を示す図、第２図（ａ）〜（ｆ）は本発明の一実
施例によるＭＯ８型半導体装置の製造工程を示す図であ
る。 ２１・・・Ｐ型８ｉ基板、２２・・・フィールド酸化膜
、２３・・・ダート酸化膜、２４・・・多結晶シリコン
膜（ダート電極）、２５・・・Ｓｔ、Ｎ、膜（耐酸化性
膜）、２６・・・熱酸化膜、２７．２８・・・ｎ型層（
ソース、ドレイン領り、２９１〜２９．・・・Ｗ膜（金
属膜）、３０・・・ＣＶＤ５ｉＯ，膜、３１１．３１．
・・・ｉ’配線。 出願人代理人 弁理士 給圧 武 彦
造工程を示す図、第２図（ａ）〜（ｆ）は本発明の一実
施例によるＭＯ８型半導体装置の製造工程を示す図であ
る。 ２１・・・Ｐ型８ｉ基板、２２・・・フィールド酸化膜
、２３・・・ダート酸化膜、２４・・・多結晶シリコン
膜（ダート電極）、２５・・・Ｓｔ、Ｎ、膜（耐酸化性
膜）、２６・・・熱酸化膜、２７．２８・・・ｎ型層（
ソース、ドレイン領り、２９１〜２９．・・・Ｗ膜（金
属膜）、３０・・・ＣＶＤ５ｉＯ，膜、３１１．３１．
・・・ｉ’配線。 出願人代理人 弁理士 給圧 武 彦
Claims (1)
- 半導体基板にダート絶縁膜を介して多結晶シリコン膜、
続いて耐酸化性膜を順次積層形成する工程と、得られた
耐酸化性膜と多結晶シリコン膜の積層膜をパターニング
してｆ−）電極を形成する工程と、前記耐熱化性膜をマ
スクとして熱酸化を行い基板のソース、ドレイン領域上
および前記ダート電極側壁に熱酸化膜を形成する工程と
、この後異方性ドライエツチングを行い前記ゲート電極
側壁に熱酸化膜を残置させて前記耐酸化性膜およびソー
ス、ドレイン領域上の熱酸化膜を除去する工程と、前記
ソース、ドレイン領域に不純物をドープする工程と、こ
の後ソース、ドレイン領域上に自己整合的に金属膜を被
着形成する工程とを備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074502A JPS59200469A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074502A JPS59200469A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200469A true JPS59200469A (ja) | 1984-11-13 |
Family
ID=13549151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074502A Pending JPS59200469A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200469A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
-
1983
- 1983-04-27 JP JP58074502A patent/JPS59200469A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
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