JPS5921067A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5921067A JPS5921067A JP57131407A JP13140782A JPS5921067A JP S5921067 A JPS5921067 A JP S5921067A JP 57131407 A JP57131407 A JP 57131407A JP 13140782 A JP13140782 A JP 13140782A JP S5921067 A JPS5921067 A JP S5921067A
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- Japan
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- film
- region
- insulating film
- gate electrode
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置とその製造方法、特にＭＯＳ Ｆ
ＥＴ（ＭＯ８電界効果トランジヌタ）の新規な構造とそ
の製造方法に関する。
ＥＴ（ＭＯ８電界効果トランジヌタ）の新規な構造とそ
の製造方法に関する。
（旬 従来技術と問題点
周知のよ’５にＭＯＳ Ｆ’ＥＴｉｄ、ＬＳＩ、ＶＬ
ＳＩと高密度高集積化される半導体集積回路（工Ｃ）に
おいて主体となっているトランジスタ素子である。それ
はバイポーラ形素子などと比べて構造がｗＩ牢で、セル
フアブイン（自己整合）で製造が可能なため餓細化でき
ることが大きな利点となっている。
ＳＩと高密度高集積化される半導体集積回路（工Ｃ）に
おいて主体となっているトランジスタ素子である。それ
はバイポーラ形素子などと比べて構造がｗＩ牢で、セル
フアブイン（自己整合）で製造が可能なため餓細化でき
ることが大きな利点となっている。
第１図（ａ＋にコノような通常ｔｙ） Ｍ ＯＳ Ｆ
” Ｉ！ｆ Ｔ ４ｇ造断面をボしており、セルファラ
インとは半導体基板Ｉ Ｊ二にゲート絶縁膜２．ゲート
電極３を形成し、これケマスクとしてソー゛ヌ領域４と
ドレイン領域５とが形成されることを意味しており、こ
れは小ノｔＬ！化に極めて効果的な製法である。寸だ、
第１図（ｂ）にザファイヤ基板６七に形成した絶縁体分
離構造のＭＯＳ ＦＴＢＴ構造断面を示しており、こ
れも同様にセルファライン方式で形成することができる
。
” Ｉ！ｆ Ｔ ４ｇ造断面をボしており、セルファラ
インとは半導体基板Ｉ Ｊ二にゲート絶縁膜２．ゲート
電極３を形成し、これケマスクとしてソー゛ヌ領域４と
ドレイン領域５とが形成されることを意味しており、こ
れは小ノｔＬ！化に極めて効果的な製法である。寸だ、
第１図（ｂ）にザファイヤ基板６七に形成した絶縁体分
離構造のＭＯＳ ＦＴＢＴ構造断面を示しており、こ
れも同様にセルファライン方式で形成することができる
。
ところが、このようなＭＯＳ ＦＥＴを余り小型に形
成すると、例えばゲート長りを１〜２μｍ又はそれ以下
とすると、短チャネ／ｌ／（ショートチャネル （ Ｖｔｈ ）の変！ｌｔ／１などの好ましからざる問
題がおこることが知られており、その面からの制約が大
きな障害となっている。
成すると、例えばゲート長りを１〜２μｍ又はそれ以下
とすると、短チャネ／ｌ／（ショートチャネル （ Ｖｔｈ ）の変！ｌｔ／１などの好ましからざる問
題がおこることが知られており、その面からの制約が大
きな障害となっている。
（Ｃ）＠明の目的
本発明はかような短チャネル効果が緩和され、且つセル
ファライン方式で製造される絶縁体分離構造の新規なＭ
Ｏ ＥＥ １１’ ］、ｕ Ｔを提供するものであ
る。
ファライン方式で製造される絶縁体分離構造の新規なＭ
Ｏ ＥＥ １１’ ］、ｕ Ｔを提供するものであ
る。
（ｄ）発明の構成
本発明の特徴は、絶縁膜上にゲー［電極，その表面にゲ
ート絶縁膜が設けられ、そのゲート電極の、１一部にゲ
ート絶縁膜を介して−４電型チャネル領域が設けられ、
且つゲート屯瘤の両側に絶縁膜を介１〜で反えｊ４’Ｕ
Ｆ゛νのソース・ドレイン両領域が設けられた半導体装
置であり、徒だその製造方法として、ソーヌ響ドレイン
両領域全セルファライン方式で形成することにあるもの
である。
ート絶縁膜が設けられ、そのゲート電極の、１一部にゲ
ート絶縁膜を介して−４電型チャネル領域が設けられ、
且つゲート屯瘤の両側に絶縁膜を介１〜で反えｊ４’Ｕ
Ｆ゛νのソース・ドレイン両領域が設けられた半導体装
置であり、徒だその製造方法として、ソーヌ響ドレイン
両領域全セルファライン方式で形成することにあるもの
である。
ｔｅ＋ 発明の実施例
以下、本発明を図面を参照して一実施例によって詳細に
説明する。第２図は本発明にか−るＭＯＳ ＦＦＡＴ
の断面構造図を示し、図示のように絶縁板ｌＯ上の燐シ
リケートガラス（ＰＳＧ）膜１１の−に面に多結晶シリ
コンからなるゲート電極１２を形成し、その外部表面に
二酸化シリコンＱ’Ｅｊ−０２）膜からなるゲート絶縁
膜ＩＢを形成し、このゲート絶縁膜１８上にＰ型チＡ１
ネル領域１４，またゲート絶縁膜１Ｂの両側面にｎ型ソ
ーヌ領域１５およびトレイン領域１６が設けられた構造
で、従来のＭＯＳ Ｆ”）ｕＴとは■下逆のゲート電
極が最下面に形成された構造である。このような構造に
すると、絶縁体分離のため、寄生容量が小さくなる長所
があると共に、チャネル領域に対してソース・ドレイン
両領域を浅く接合することができるから、短チャネル効
果が緩和される利点がある。且つ、セルファライン方式
によってソース・ドレイン両領域を形成して、高密度化
ができる製造方法を採ることができる。尚、図中、１７
は第２のＳｉＯ２ 膜、１８はＰＳＧ膜、１９はアル
ミニウム（Ａｌ）電極である。
説明する。第２図は本発明にか−るＭＯＳ ＦＦＡＴ
の断面構造図を示し、図示のように絶縁板ｌＯ上の燐シ
リケートガラス（ＰＳＧ）膜１１の−に面に多結晶シリ
コンからなるゲート電極１２を形成し、その外部表面に
二酸化シリコンＱ’Ｅｊ−０２）膜からなるゲート絶縁
膜ＩＢを形成し、このゲート絶縁膜１８上にＰ型チＡ１
ネル領域１４，またゲート絶縁膜１Ｂの両側面にｎ型ソ
ーヌ領域１５およびトレイン領域１６が設けられた構造
で、従来のＭＯＳ Ｆ”）ｕＴとは■下逆のゲート電
極が最下面に形成された構造である。このような構造に
すると、絶縁体分離のため、寄生容量が小さくなる長所
があると共に、チャネル領域に対してソース・ドレイン
両領域を浅く接合することができるから、短チャネル効
果が緩和される利点がある。且つ、セルファライン方式
によってソース・ドレイン両領域を形成して、高密度化
ができる製造方法を採ることができる。尚、図中、１７
は第２のＳｉＯ２ 膜、１８はＰＳＧ膜、１９はアル
ミニウム（Ａｌ）電極である。
次に、第８図ないし第７図は本発明にか＼る半導体装置
の製造工程順断面図を示す。先づ、第８図に示すように
絶縁板１０１，に化学気相成長（ＣＶＤ）法で厚さ１〜
２μｍのＰＳＧ膜１１を被着し、その上面に同じ（ Ｃ
ＶＤ法で膜厚０．４μｍの多結晶シリコン膜を被着し、
リソグラフィ技術によつしだ後、熱酸化処理によって膜
厚４００ ＡのＳｉＯ２膜１Ｂ全１Ｂする。このＳｉ．
０ ２膜１Ｂがゲート絶縁膜である。−また、旧制の基
板は絶縁板ｌＯに限るものでなく、シリコン基板などで
もよい。
の製造工程順断面図を示す。先づ、第８図に示すように
絶縁板１０１，に化学気相成長（ＣＶＤ）法で厚さ１〜
２μｍのＰＳＧ膜１１を被着し、その上面に同じ（ Ｃ
ＶＤ法で膜厚０．４μｍの多結晶シリコン膜を被着し、
リソグラフィ技術によつしだ後、熱酸化処理によって膜
厚４００ ＡのＳｉＯ２膜１Ｂ全１Ｂする。このＳｉ．
０ ２膜１Ｂがゲート絶縁膜である。−また、旧制の基
板は絶縁板ｌＯに限るものでなく、シリコン基板などで
もよい。
次いで、第４図に示すようにその上面にＣＶＤ法にて再
び膜厚０，４μ〃ｊの第２の多結晶シリコン膜２０を被
着し、リソグラフィ技術によってパターンニングし，更
に熱酸化処理によってその表面に膜厚８８０人の第２の
ＳｉＯＩｊＩＩ！ｔｉ［ １ ７を生成する。
び膜厚０，４μ〃ｊの第２の多結晶シリコン膜２０を被
着し、リソグラフィ技術によってパターンニングし，更
に熱酸化処理によってその表面に膜厚８８０人の第２の
ＳｉＯＩｊＩＩ！ｔｉ［ １ ７を生成する。
次いで、第６図に示すようにアルゴンレーザヲ照ＪＩ＝
Ｉ’ してレーザアニールによって第２の多結晶シリコ
ン膜２０をシリコン結晶膜２０にしだ後、更に加速電圧
１４０ＫｅＶにて硼素をイオン注入して、濃度Ｉ Ｘ
Ｉ Ｏ１６／ａｌ のＰ型−にする。この場合、第２の
Ｓｉ０８膜１７の膜厚はアルゴンレーザの吸収がよくな
るよう考慮して，’／４（λ； ＳｉＯ，、中のレーザ
波長）の厚さ即ち８８０Ａとする方法が望ましい。
Ｉ’ してレーザアニールによって第２の多結晶シリコ
ン膜２０をシリコン結晶膜２０にしだ後、更に加速電圧
１４０ＫｅＶにて硼素をイオン注入して、濃度Ｉ Ｘ
Ｉ Ｏ１６／ａｌ のＰ型−にする。この場合、第２の
Ｓｉ０８膜１７の膜厚はアルゴンレーザの吸収がよくな
るよう考慮して，’／４（λ； ＳｉＯ，、中のレーザ
波長）の厚さ即ち８８０Ａとする方法が望ましい。
次いで、第６図に示すようにＳｊ−ＯＩｌｌ膜１７に２
の第２のＰＳＧ膜１８を全面に被着する。この２つの窓
はソースおよびドレインの奄蕩コンタクト部となるもの
である。次いで、第７図に不すように窒素ガス気流中に
て１０５０′Ｃ，１５分間熱処理して、」ユ下のＰＳＧ
膜１１，１８より燐をＰ型シリコン結晶膜２０に拡散し
、ｎａのソース領域１５およびドレイン領＠１６を形成
する。住つ、Ｐ型シリコン結晶膜２０はチャネル領域１
４と７ｚる。
の第２のＰＳＧ膜１８を全面に被着する。この２つの窓
はソースおよびドレインの奄蕩コンタクト部となるもの
である。次いで、第７図に不すように窒素ガス気流中に
て１０５０′Ｃ，１５分間熱処理して、」ユ下のＰＳＧ
膜１１，１８より燐をＰ型シリコン結晶膜２０に拡散し
、ｎａのソース領域１５およびドレイン領＠１６を形成
する。住つ、Ｐ型シリコン結晶膜２０はチャネル領域１
４と７ｚる。
この場合、ゲーｉ・電極１２にも燐は拡散されて、これ
らのｎ型濃度はｌ Ｘ １．０”／ｃｙｘａ 程度とな
る。このようにすればＰ型シリコン結晶とこれらのｎ型
領域との接合は浅く形成される。以降は、ＰＳＧ膜１８
を窓あけして、Ａββ他極１９形成し、第２図に示すＭ
ＯＳ Ｆｌｉ：Ｔが完成される。
らのｎ型濃度はｌ Ｘ １．０”／ｃｙｘａ 程度とな
る。このようにすればＰ型シリコン結晶とこれらのｎ型
領域との接合は浅く形成される。以降は、ＰＳＧ膜１８
を窓あけして、Ａββ他極１９形成し、第２図に示すＭ
ＯＳ Ｆｌｉ：Ｔが完成される。
（ｆ）＠明の効果
以上が一実施例の説明であるが、このように本発明によ
る半導体装置は浅い接合をもったソース・ドレインが設
けられた構造となるためアバランシェがおこりにくくて
、短チヤネル効果が緩和され、■シｈなどが安定する。
る半導体装置は浅い接合をもったソース・ドレインが設
けられた構造となるためアバランシェがおこりにくくて
、短チヤネル効果が緩和され、■シｈなどが安定する。
しかも、上下のＰＳＧ膜からソース・ドレイン両領域が
セルファラインで形成されるため小型化しやすくて、集
積度の向上に極めて好適な構造である。
セルファラインで形成されるため小型化しやすくて、集
積度の向上に極めて好適な構造である。
尚、ＰＳＧ膜の代りに硼素シリケートガラス（ＰＳＧ
）膜を用いれば、Ｐチャネ／ｌ／ｌφＯ８Ｅ”Ｅ１゛を
も形成できることはざう１でもない。
）膜を用いれば、Ｐチャネ／ｌ／ｌφＯ８Ｅ”Ｅ１゛を
も形成できることはざう１でもない。
第１図（ａｌおよび（′ｂ）は従来の半導体装置の断面
構造図、第２図は本発明にか象る半導体装置の断面構造
図、第８図ないし第７図は本発明にか−る製造方法の工
程順断面図である。 図中、ｌは半導体基板、２．１８はゲート絶縁膜、Ｂ、
１．２はゲート１凱４．１５はソース領域、５．１６は
ドレイン領域、６．１０は絶縁板（サファイヤ基板）、
１１はＰＳＧ膜、１４はチャネル領域、１７は第２のＳ
ｉＯ、膜、１８は第２０ＰＳＧ＃、１９はアルミニウム
電極、２０は第２の多結晶シリコン膜、２０はシリコン
結晶膜を示す。 リ Ｄ
構造図、第２図は本発明にか象る半導体装置の断面構造
図、第８図ないし第７図は本発明にか−る製造方法の工
程順断面図である。 図中、ｌは半導体基板、２．１８はゲート絶縁膜、Ｂ、
１．２はゲート１凱４．１５はソース領域、５．１６は
ドレイン領域、６．１０は絶縁板（サファイヤ基板）、
１１はＰＳＧ膜、１４はチャネル領域、１７は第２のＳ
ｉＯ、膜、１８は第２０ＰＳＧ＃、１９はアルミニウム
電極、２０は第２の多結晶シリコン膜、２０はシリコン
結晶膜を示す。 リ Ｄ
Claims (2)
- （１） 絶縁膜上にゲート電極、その表向にゲート絶
縁膜が設けられ、該ゲート電極の上部にゲート絶縁膜を
介して−４電型チャネル領域が設けられ、且つ該ゲート
電極の両側に絶縁膜を介して反対４紙型のソース領域お
よびトレイン領域が設けられてなることを特徴とする半
導体装置。 - （２）燐シリケートガラス膜上に多結晶シリコン膜を被
着し、パターンニングした後、該多結晶シリコン膜の外
表面を酸化してゲート絶縁膜とする工程１次いでその上
面に第２の多結晶シリコン膜を被着し、これをパターン
ニングした後、該第２の多結晶シリコン膜の外表面を酸
化して、第２の絶縁膜を形成する工程１次いで該第２の
絶縁膜上からレーザアニールをおこなっテ、上記第２の
多結晶シリコン膜を単結晶化し、更にその上面からアク
セプタ不純物を導入してＰｉ領領域する工程１次いでゲ
ート電極の両側の第２の絶縁膜に所望の窓を形成した後
、その上面に第２の燐ンリケートガラス膜ｋｍ着し熱処
理して、ゲート電極両１１１１１の単結晶領域に土面お
よび下面の燐シリケートガラス膜から燐を熱拡散させて
ｎ型結晶領域とする工程が含まれてなることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131407A JPS5921067A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131407A JPS5921067A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921067A true JPS5921067A (ja) | 1984-02-02 |
Family
ID=15057246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131407A Pending JPS5921067A (ja) | 1982-07-27 | 1982-07-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921067A (ja) |
Cited By (14)
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-
1982
- 1982-07-27 JP JP57131407A patent/JPS5921067A/ja active Pending
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